News Halbleiterfertigung: IBM hat ersten 2-nm-Chip entwickelt

[Schalk666]

Das Krasse. Nur gerade 0.03% der Transistoren haben gleichzeitig 1 einziges Elektron pro Schaltung zur verfügung.
Kann das sein?

Ich glaube es wird noch recht lange dauern, bis man nicht mehr genug Elektronen gleichzeitig in eine Cpu drücken kann um die Rechenleistung weiter zu steigern.
Dafür müsste man ja auch die Leistung erhöhen und wäre weniger effizient, also genau das Gegenteil der aktuellen Trends.

Viele Transistoren werden eh mehr oder weniger idle sein und bis die Elektronen von den VRMs bis zur Masse des Netzteils/Gehäuses gewandert sind werden sie durch einige Transistoren gehen müssen.

 

[Nagilum99]

Hatte IBM seine Fertigungsstätten nicht an Globalfoundries verkauft?

Und ein Technologieabkommen/-lizenzprogramm, welches aber wohl nur bis 12 nm ging?
GF kam mir auch als erstes in den Sinn.

 

[7LZ]

Als nächstes dann -2nm. XD

 

[Matthias B. V.]

Du denkst sehr optimistisch. Bei FinFet waren sie am Anfang mit 14/16 nm gut dabei. Dann haben sie schnellstmöglich EUV einsetzen wollen und das Drama nahm seinen Lauf. Es verzögerte sich alles und TSMC hat mit N7 alles abgegriffen. Im Endeffekt war man nicht vor TSMC mit EUV fertig und der Prozess war dann noch schlechter als TSMCs N7.
Das.gleiche kann jetzt wieder passieren. Sie haben nichtmal was vergleichbares wie N5 uns setzen alles auf GAA. Sollte sich das verzögern räumt TSMC wieder alles mit N3 ab.

Aber gut, wenn man hinten dran hängt muss man was riskieren.

Stimme Dir zu einem großen Teil zu. Bis 14/16nm war Samsung tatsächlich Wettbewerbsfähig. Ich erinnere mich daran dass es damals beim A9 von Apple Diskussionen gab wegen Chipgröße und Temperatur oder habe ich es falsch in Erinnerung?

Bei 7nm glaube ich dass es eher an den EUV Kapazitäten und ASML lag wie jetzt auch generell bei EUV von Samsung / Intel und weniger am Prozess. TSMC hat mit Abstand die meisten EUV Scanner geordert / installiert.

Ja eben denke es auch so. Mit hinterherrennen kommen sie nicht ran. Manchmal ist es befreiend im Rückstand zu sein und man kann ein Risiko eingehen. Hoffe es zahlt sich bei GAA aus. Natürlich ist es ein Risiko insbesondere da man neue Designs braucht und aktuell hat sich GAAE auf 2022 verspätet was natürlich ungünstig ist. 2021 wie ursprünglich geplant wäre es mit Abstand der beste Prozess gewesen.

Denke aber auch ein Teil ist dadurch geschuldet dass Samsung nicht nur Lieferant sondern auch oft Konkurrent ist: Qualcomm, Apple, HiSilicon, MediaTek etc. sind da sicher alle vorsichtiger als bei TSMC unabhängig vom der Qualität des Fertigungsprozesses.

Denke aber dass AMD trotzdem Samsung teilweise nutzen wird. Alleine wegen dem Risiko und den Kapazitäten bei 100% TSMC. Und denke auch das Nvidia von 8nm Samsung auf 5nm Samsung geht. Hoffe die Erfahrungen und das Geld helfen in der Zukunft zu TSMC aufzuholen. Mit Qualcomm und IBM sind ja auch entsprechende Erfahrungen vorhanden und es gibt auch Gerüchte bezüflich Huawei / HiSilicon.

 

[MichaG]

@TechFA Auch wenn deine konstruktive Kritik (wie ich finde) weit über das Ziel hinausgeschossen ist, habe ich den Absatz mit Intel gerade gezogen. Das war tatsächlich etwas missverständlich.

 

[m3rch3r]

Ich fände es gut, wenn mal ein neuer Node komplett zur Reduktion des Energieverbrauchs genutzt würde, statt zur Leistungssteigerung.

Das wäre REVOLUTIONÄR!!! Dadurch könnte man vllt. sogar 8 Kerne mit Multi-Threading und integrierter Grafik in ein 15 Watt Package bekommen!

Wait... Das wird natürlich schon immer so gemacht.

 

[Novasun]

Nimm das Intel

-75% Leistungsaufnahme schon nice aber in 10 Jahren erwarte ich auch genau das .

GPU und CPU Transistoren sind glaube ich nicht so vergleichbar (Achtung Halbwissen )

Hä - wieso redet ihr alle von 10 Jahren?.. In 3 Jahren soll der Power von IBM in dieser Struktur kommen... Diese Wartezeit die wir hatten bis UV Litographie nun endlich Serienreif wurde - die gibt es erst Mal nicht mehr. Denn die Tricks die man anwenden konnte zu vor - kann man jetzt bei UV wieder verwenden.. Und die EUV Technik wird Strukturbreiten kleiner 2nm ermöglichen..

Gut Intel braucht eventuell 10 Jahre...

Ergänzung (7. Mai 2021)

Von IBM höre ich meist nur, wenn es um solche tollen Fortschritte oder Quantencomputer geht, schon spannend, wie sie sich so halten über all die Jahre.

IBM ist die technologische Speerspitze der USA und das nicht erst seit gestern sondern seit weit über 30 Jahren jetzt.

Ergänzung (7. Mai 2021)

Und ein Technologieabkommen/-lizenzprogramm, welches aber wohl nur bis 12 nm ging?
GF kam mir auch als erstes in den Sinn.

Ja IBM selbst produziert nicht mehr. Die machen das in reinen Forschungsanlagen.

 

[bensen]

Denke aber auch ein Teil ist dadurch geschuldet dass Samsung nicht nur Lieferant sondern auch oft Konkurrent ist: Qualcomm, Apple, HiSilicon, MediaTek etc. sind da sicher alle vorsichtiger als bei TSMC unabhängig vom der Qualität des Fertigungsprozesses.

Bei Qualcomm sieht.man das zumindest nicht.
820/821 14LPP
835 10LPE
845 10LPP

Erst ab TSMCs N7 war Qualcomm wieder bei TSMC. Samsung konnte nichts annähernd vergleichbares anbieten.
Desweiteren
710 - 10 LPP
720, 730, 750, 690, 480 - 8LPP
765 - 7LPP
780 - 5LPE

Auch bei den SoC darunter ist fast alles 14 oder 11LPP. Bei TSMC lässt Qualcomm fast nichts fertigen.

 

[Novasun]

Laut der Folie ist der Intel Prozess aber bei gleicher Strukturbreitennamensgebung aber wesentlich dichter gepackt, Intel 10nm ist ja dichter gepackt ala die 7 nm der Konkurrenz.

Das weißt du nicht! Den die Angabe der Transistodichte ist nicht genormt. Es gibt unterschiedliche Transistoren die unterschiedlich groß sind.. Jetzt gibt TMSC vielleicht die Durchschnittszahl über alle möglichen Transistorarten an (was der Realität am nächsten kommt) während Intel vielleicht den kleinsten nimmt und unabhängig davon ob das wärmetechnisch geht (In heutigen CPUs gibt es Freiflächen um die Hitze zu managen) schaut wie viel in den mm2 passen... Dann wäre die Transistordichte genau so "gut" wie die nm Angabe...

 

[conf_t]

Kam mir gerade so. Ist doch eigentlich egal was für ein Wafer die in die Kamera halten. Auf die Distanz ist weder der genaue Unfamg noch der Fertigungsprozess mit bloßem Auge zu er kennen. Das ist schon seit Jahrezehnten vorbei. Man würde ja so nicht mal den Unterschied zwischen einem 32 oder 2 nm belichteten Wafer sehen.

 

[Weyoun]

Sehe ich das in der Tabelle richtig, dass Intel bei seinem kommenden 7-nm-Prozess rund zweieinhalb mal so viele Transistoren auf gleicher Fläche unterbringt wie TSMC und Samsung mit ihrem 7-nm-Prozess? Da sieht man mal wieder, dass die reinen nm-Angaben überhaupt nichts taugen. Intel wäre dann immerhin derjenige Hersteller, der am wenigsten stark übertreibt.

 

[Floxxwhite]

Ich finde bei den neuen exten Modellen und Grakas sollte auch unbedingt wieder an die Effizienz gedacht werden. Momentan tauscht man einfach Watt gegen Leistung in vielen Bereichen (nicht alle)

 

[Simanova]

jede Wette, dass die erste CPU mit 2nm in einem Mobiltelefon verbaut sein wird.
Man könnte zur Abwechslung mal energie-intensive Systeme bestücken wie Server oder Workstations.

 

[ElecEng]

Den die Angabe der Transistodichte ist nicht genormt

Das vielleicht nicht, aber da versucht doch jeder zu glänzen, soweit möglich. Also den kleinsten Transistor nehmen und den so dicht packen, wie die Design Rules es zulassen.

 

[Atent123]

Ich glaube es wird noch recht lange dauern, bis man nicht mehr genug Elektronen gleichzeitig in eine Cpu drücken kann um die Rechenleistung weiter zu steigern.

Es muss sich ja auch nur die E-Feld Verschiebung einstellen.
Dafür muss kein Elektron einmal komplett durch geflossen sein.

 

[ElecEng]

Es muss sich ja auch nur die E-Feld Verschiebung einstellen.

Das E-Feld baut sich zwischen Ladungen auf. Und Ladungen sind gequantelt, in Form von Elektronen. Das ist ja gerade eine der Kernaussagen der Quantenphysik.

Natürlich nur hegtig unter der Annahme das alle Transistoren gleichzeitig benötigt werden würden…

Genau das ist der kleine Denkfehler, die schalten nicht allesamt. Zunächst einmal ist das ein CMOS-Prozess, was bedeutet, dass immer zwei Transistoren für ein Eingangs-Ausgangs-Paar zuständig sind. Oder anders gesagt: Am nächsten Gate wird der Eingang innerhalb eines Taktes sowohl geladen (mit einem oder mehreren PMOS) als auch entladen (NMOS). Aber nur das Laden zieht auch Elektronen aus der Quelle. Anders gesagt: Die Elektronen gehen zur selben Zeit maximal durch die Hälfte aller Transistoren, sonst wäre der Chip ein Kurzschluss.
Der wesentlich größere Punkt ist die sogenannte Schaltaktivität, die angibt, wie viele Gatter effektiv pro Takt den Ausgang wechseln. Und da liegt der fehlende Faktor, um noch ein paar Elektronen pro Transistor "übrig" zu lassen. Denn es ist technisch gar nicht möglich bei so komplexen Schaltungen, dass alle Gatter gleichzeitig umschalten müssen. Z. B. ist ja völlig klar, dass in den Caches nicht mit jedem Takt jedes Register neue Daten bekommt - wo sollen die herkommen? Und Caches haben einen beträchtlichen Anteil an der Transistormenge. Und auch in der ALU schalten bei weitem nicht alle Transistoren. Trotz SMT und der ganzen "schwarzen Magie" in Form von OoOE oder Branch Prediction kann nur ein kleiner Teil der vorhandenen Recheneinheiten zur selben Zeit ausgelastet werden.

Im Gegensatz zu CPUs können bei FPGAs z. B. tatsächlich fast alle Gatter gleichzeitig schalten. Dementsprechend haben die aber auch sehr viel mehr maximalen Stromverbrauch für dieselbe Zahl an Transistoren.

 

[Colindo]

Auch wird es interessant zu sehen welche elektrischen Eigenschaften GAA aufzeigt. Diese könnten evtl. deutlich besser sein als FinFET und die geringere Dichte von Samsungs 3nm GAAE vs. TSMC 3nm FinFET ausgleichen.

Ich gehe mit deinen Argumenten d'accord, aber bei diesem Punkt habe ich aus der Forschung gelesen, dass sich an der Leistung kaum was ändert. IBM gibt ja hier 45% mehr Takt bei gleicher Leistungsaufnahme gegenüber 7 nm an, was ordentlich ist. Aber davon kann man die 15%, die 5 nm bringt, abziehen und am Ende bleibt nur für die GAA-Struktur wenig über. Der große Vorteil ist die hohe Dichte, weil 3 Transistoren übereinander liegen. Das ist der Hauptgrund für GAA.

Sehe ich das in der Tabelle richtig, dass Intel bei seinem kommenden 7-nm-Prozess rund zweieinhalb mal so viele Transistoren auf gleicher Fläche unterbringt wie TSMC und Samsung mit ihrem 7-nm-Prozess? Da sieht man mal wieder, dass die reinen nm-Angaben überhaupt nichts taugen. Intel wäre dann immerhin derjenige Hersteller, der am wenigsten stark übertreibt.

Die Werte in der Tabelle sind aber auch die Spitzenwerte, die Intel je angegeben hat. Ich glaube nicht, dass der 10-nm-Prozess, der letztlich auf den Markt kam, die 100 MTr/mm² schaffen würde. Da wurden viele Regeln gelockert. Bei 7 nm kann man das Gleiche erwarten.

 

[ElecEng]

weil 3 Transistoren übereinander liegen

Drei parallel geschaltete. Die sind ja nicht unabhängig nutzbar, entsprechen eben drei parallelen Finnen. Dafür sind die Sheets waagerecht statt senkrecht, also unterm Strich nicht so viel dichter.

 

[Nai]

Korrekt: Logik skaliert am Besten, dann deutlich schlechter SRAM und am schlechtesten Analog.

Wieso denn? Ich würde intuitiv darauf tippen, dass Caches bzw. SRAM eine deutlich höhere Transistordichte haben, da sie im Gegensatz zur Logik einen sehr regelmäßigen Aufbau haben.

 

[Colindo]

Drei parallel geschaltete. Die sind ja nicht unabhängig nutzbar, entsprechen eben drei parallelen Finnen. Dafür sind die Sheets waagerecht statt senkrecht, also unterm Strich nicht so viel dichter.

Bist du dir sicher? Ich dachte das wäre der Hauptvorteil, dass da drei verschiedene Transistoren sind. Sonst hätte ich da was missverstanden. Wenn die parallel sind, würde sich die Fin-Fläche natürlich ordentlich vergrößern und die Leistung verbessern, aber dafür sind die Finnen echt groß.