News Infineon: Erste Chips auf SiC-Wafern mit 300 mm prozessiert

[EL-Xatrix]

größe ist nicht alles
und je kleiner die strukturen umso teurer werden die chips...zahlst da jetzt mehr für dein auto weil da nen 5nm chip in der airbagsteuerung drin ist der das selbe macht was nen alter chip in 90nm auch macht? hat das irgendeinen mehrwert ob die bordelektronik jetzt 0,9 oder 1,2v brauch wenn eh alles an der 12v batterie hängt?

 

[Nagilum99]

Ich glaube du hast dich da verrannt. Deine zitierte Quelle sagt es doch genauso wie Infineon:
[...] 2.25× more [...] more than 300 dies of 15 mm × 15 mm each, compared to ~139 on a 200mm wafer.

Jetzt rechne mal 2,3x mal mehr als 139 -> ~459. Dass Quellen nicht immer korrekt sind, solltet ihr ja gewohnt sein. In den Präsentationen von Intel/AMD sind auch immer wieder solche Böcke, wenn sie Vergleiche anstellen.

 

[Randfee]

"Laser statt Säge" 😂, aus gutem Grund wird bei Infineons Werbetrommeln immer nur Wafer Durchmesser angegeben aber nicht die Strukturbreite in nm, da hängen sie zwei Jahrzehnte hinterher.

ehm... es würde auch gar keinen Sinn machen einen "node" anzugeben, Infineon baut keine high-end/density logic chips. Auf dem gezeigten 12" Siliziumcarbid Wafer entstehen z.B. power-electronics wie MOSFETs... keine Chips.
Erst mal skill leveln, dann kann man auch mitreden ;-)

...that being said... wenn ich recht informiert bin können sie aber keine 12" SiC Ingots/Boules wachsen sondern kaufen die aus China... anyone?

 

[Nagilum99]

ehm... es würde auch gar keinen Sinn machen einen "node" anzugeben, Infineon baut keine high-end/density logic chips. Auf dem gezeigten 12" Siliziumcarbid Wafer entstehen z.B. power-electronics wie MOSFETs... keine Chips.
Erst mal skill leveln, dann kann man auch mitreden ;-)

E-Loks und E-Autos brauchen zwingend N3 für die Wandler!

...that being said... wenn ich recht informiert bin können sie aber keine 12" SiC Ingots/Boules wachsen sondern kaufen die aus China... anyone?

SiC weiß ich nicht, grundsätzlich haber wir aber z.B. mit Wacker auch Produzenten in Deutschland / der EU.

 

[STM64]

300mm SiC ist ein großer Schritt.
Die Hürden dahinter sind alles andere als trivial.
Die Wafer sind deutlich empfindlicher als klassische SI-Wafer.
Am ehesten kann man die Probleme von 300mm SiC mit denen von 450mm SI Wafern vergleichen.

@Piktogramm
Gerade im Bereich DSPs und Gatetreiber/Regelung für die Leistungselektronik gibt es auch durchaus den Bedarf für kleinere Strukturbreiten. Stand jetzt ist man da je nach Preisregion entweder bei Infineons eigener (BI-)CMOS Fertigung oder bei TSMC. In Zukunft wandert der Teil zu ESMC. Deswegen sind die da auch Stakeholder und Miteigentümer.

@PS828
Es ist ein bisschen komplexer. An sich gibt es auch Bedarf für kleinere Strukturgrößen auf HEMT-Basis. Alleine schon um Elektromotoren oder andere Gates zu treiben. Aber vor allem auch, um Gatetreiber und Regelungstechnik der Leistungselektronik mit auf den DIE zu ziehen. Stand jetzt ist der Teil ein eigener SI-DIE, welcher angeflanscht werden muss und ein paar unschöne parasitäre Verhaltensweisen durch die Bondingübergänge verursacht. Für Kommunikationsanwendungen (Funk) ist das an sich auch interessant. Es wird seit ~15 Jahren postuliert, dass hier BICOMOS Prozesse abgelöst werden können. In der Praxis lecken P-Kanal HEMTs massiv und die Fertigung feiner Strukturen ist ohne self-alignment des SI extrem komplex.

Nur weil der Node an sich auch kleiner kann, heißt das noch lange nicht, dass man das immer ausreizen muss. Sonst würde der komplette Analog Mixed Signal Part auf dem Chip nicht mehr funktionieren und man hätte ein riesen Problem mit der Wasserfallkurve des Leckstroms. Kleinere Minimalstrukturen haben aber z.B. auch Vorteile für das Mismatchverhalten.

 

[PS828]

Es ist ein bisschen komplexer.

Immer ich hatte nur keine Zeit einen Aufsatz zu schreiben. Der Kommentar zog darauf ab warum sie nicht längst mit auf A14 und co sind. Und darauf bezog ich mich.

Das Strukturennen für compute Prozesse läuft so anderswo nicht ab. In kleinem Maßstab mit anderer Zielstellung ja, aber nicht so

 

[Rulf]

Falsch! Ein oft gemachter, dennoch fataler und nicht nachvollziehbarer logischer Fehler:

Es sind ca. 70.700 mm² ggü. 31.400 mm²
Das sind 2,3x so viel oder 1,3x mehr Fläche. 2,3 mal mehr wären 31.000 * 3,3.

die fläche mag zwar größer sein, aber das heißt noch lange nicht, daß auch 2,3 mal mehr chips drauf passen...je größer die chips, desto kleiner dürfte der faktor werden...

 

[awaiK]

@Rulf Nein, es ist genau umgekehrt. Der Output steigt überproportional, weil am Rand weniger Ausschuss entsteht. Aus dem Rand bzw. am Rand können können keine Chips gemacht werden. Das ist tote Fläche. Je größer der Durchmesser, desto weniger Rand im Verhältnis zur Fläche. D.h. die tote Fläche und der Ausschuss sinken. Der Output steigt also überproportional, weil einerseits die Fläche steigt und andererseits der Ausschuss (die tote Fläche) sinkt.

 

[config]

der beitrag von config geht wirklich komplett an allem vorbei was infineon baut und mit welcher anwendung.

Infineon baut nicht nur sic sondern auch gan und da wurden ebenso die größeren wafer angepriesen und wie effizient gan ist, also ist das sehr wohl etwas was Infineon will. Und eine kleinere Strukturbreite ist bekanntlich effizienter. Schon klar dass aufgrund der sehr hohen Spannung andere Limitierungen vorliegen, dennoch gibt's da noch Potential.

und je kleiner die strukturen umso teurer werden die chips...

Nicht zwingend, mit kleineren Strukturen lassen sich auch mehr Chips pro Wafer herstellen. Sweet Spot finden ist ein laufender Prozess.

Infineon baut keine high-end/density logic chips. Erst mal skill leveln, dann kann man auch mitreden ;-)

Das weiß ich bereits (war auch bei ner Führung in Villach von der Uni aus).
Für ein öffentliches Forum reichts ;-)
Unabhängig davon ist selbst ein sinnloser Post besser als ein beleidigender.

 

[EL-Xatrix]

ja die herstellung wird nicht nach chip berrechnet, die kosten gehen ja pro wafer...und dann wird da untergerechnet soviele chips sind gut pro wafer...
infineon is schon ne weile raus aus dem rennen um die kleinen strukturen, sowas war damals noch vor der ausgliederung von quimonda wo die noch dram gefertigt haben...
ich hab 2000 da meine ausbildung zum chipschmied angefangen...und da in münchen die masken für alles hergestellt was bei infineon so lief...da war halt viel dram und logik, irgendwelche chips für handys oder die automobilbranche später war dann mehr netzwerktechnik und jetzt haben die halt als hauptaugenmerk ihre leistungselektronik...
damals war 90nm noch highend und die ersten bis runter zu 65nm hab ich auch in den fingern gehabt

 

[stefan92x]

Und eine kleinere Strukturbreite ist bekanntlich effizienter.

Vorsicht Falle: So pauschal kann man das nur dann sagen, wenn Informationen verarbeitet werden sollen. Da ist die Logik tatsächlich so, dass kürzere Wege und kleinere Strukturen im Chip dafür sorgen, dass weniger Ladungsträger pro Bit benötigt werden und weniger Energie verlieren als bei größeren Strukturen.

Bei Leistungselektronik geht es aber nicht darum, möglichst wenig Strom durch den Chip zu leiten, sondern möglichst viel und davon möglichst wenig zu verlieren. Und dann kommt wiederum zum Tragen, dass größere Leitungsquerschnitte weniger Widerstand (und damit weniger Verlustleistung) bedeuten. Gleichzeitig bedeuten größere Transistoren, dass sie mehr Leistung zum Schalten brauchen (also mehr Verlustleistung).

Daraus ergibt sich ein völlig anderes Optimierungsproblem als bei Logikhalbleitern.

 

[Weyoun]

Herzlichen Dank - wie viele Erbsen hast du zählen können?

Das hat nichts mit "Erbsenzählerei" zu tun, wenn man fachlich falsche Punkte anprangert.
Das ist genauso, wie oft falsch geschrieben wird "Neues Produkt kostet in der Produktion vier mal weniger".

Ergänzung (Dienstag um 10:53)

Falsch! Ein oft gemachter, dennoch fataler und nicht nachvollziehbarer logischer Fehler:

Ich gebe dir vollkommen recht!

Ergänzung (Dienstag um 10:55)

und jeder auser dir (und vielleicht anderen krümelzählern) versteht was gemeint ist...das ist als wie...ach lassen wir das

Wenn ich meine Arbeit als Ingenieur genauso erledigen würde im Bereich safety-relvante Automotive-Komponenten, dann gute Nacht!

Ergänzung (Dienstag um 11:06)

Ihm gehts um die Grammatik. Das 2.3fache ist nicht 2.3 mal mehr.

Nicht Grammatik (der Satz ist grammatikalisch völlig korrekt), sondern Logik und Textverständnis.

 

[Piktogramm]

Gerade im Bereich DSPs und Gatetreiber/Regelung für die Leistungselektronik gibt es auch durchaus den Bedarf für kleinere Strukturbreiten. Stand jetzt ist man da je nach Preisregion entweder bei Infineons eigener (BI-)CMOS Fertigung oder bei TSMC. In Zukunft wandert der Teil zu ESMC. Deswegen sind die da auch Stakeholder und Miteigentümer.

ESMC wird gebaut für 12..16nm FinFet, 22..28nm Cmos. Das ist abgesehen von Prozessoptimierung also grob der technische Stand von vor zehn Jahren und das im besten Fall.

Imho passt das ganz gut zu meiner Aussage, dass Infineon an den neusten Nodes wenig Bedarf hart

 

[Chuzam]

Für ein öffentliches Forum reichts ;-)

Leider nicht - von Leistungshalbleitern verstehst du ganz offensichtlich nichts.

Aber Stefan hat das schon gut erklärt.

 

[PS828]

Das hat nichts mit "Erbsenzählerei" zu tun, wenn man fachlich falsche Punkte anprangert.

Und wie ich in #20 anmerkte ist das alles richtig und wichtig. Aber der ton macht die Musik. Und damit war das Thema eigentlich abgeschlossen.

 

[Weyoun]

@PS828
Ich bin auch für einen anständigen Tonfall und war nicht einverstanden, wie mit @Nagilum99 hier tonfallmäßig umgegangen wurde. So Ende meinerseits.

 

[Nagilum99]

die fläche mag zwar größer sein, aber das heißt noch lange nicht, daß auch 2,3 mal mehr chips drauf passen...je größer die chips, desto kleiner dürfte der faktor werden...

@Rulf Nein, es ist genau umgekehrt. Der Output steigt überproportional, weil am Rand weniger Ausschuss entsteht. Aus dem Rand bzw. am Rand können können keine Chips gemacht werden.

Ja und nein: Am Ende kommt es auf die individuelle Chipgröße an. Logischerweise lässt sich nicht jede Größe gleich effizient auf einen Wafer verteilen. Da es aber höchst unterschiedliche Dice (Bitte nicht wieder "Hä") gibt (und immer geben wird), ist der Flächengewinn als Mittelwert sicher der sinnvollste Ansatz um das zu bewerten.

 

[EL-Xatrix]

und jetzt grade...HÄ? nicht böse nehmen ich bin erst seit 25 jahren in dem bereich mit den halbleitern tätig, aber dice ist mir da bisher nie untergekommen, zumindest nicht in zusammenhang als bezeichnung für das Die...den chip, wenn dann eher im bereich des vereinzelns...der dicer war die säge

daher eher die frage in welcher firma wird das so genannt?
hab auch gelernt das es in jeder firma da irgendwie eigene begriffe für vieles gibt...dazu gabs ja scherzhaft schon in den 2000ern den langenscheid deutsch-(halbleiterfirmenname)

 

[stefan92x]

@EL-Xatrix "Dice" statt "Dies" ist tatsächlich eine im Englischen genutzte Pluralform. Ein Die, zwei Dice. Bin aber auch der Meinung, dass "Dies" deutlich öfter verwendet wird.

 

[awaiK]

Ja und nein: Am Ende kommt es auf die individuelle Chipgröße an. Logischerweise lässt sich nicht jede Größe gleich effizient auf einen Wafer verteilen. Da es aber höchst unterschiedliche Dice (Bitte nicht wieder "Hä") gibt (und immer geben wird), ist der Flächengewinn als Mittelwert sicher der sinnvollste Ansatz um das zu bewerten.

Hä, man muss natürlich Äpfel mit Äpfel vergleichen.
Also Chip A auf 300mm mit Chip A auf 400mm und nicht plötzlich Chip B.