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NewsKein Selbstläufer: TSMC N3P kämpft mit Yield, SRAM skaliert auch bei N2 nicht
Unabhäng was davon rauskommt. Sprich bei schlechter Yield ist das ein Problem von AMD oder Intel. Da kein Wettbewerbsnachteil entsteht, und es niemand besser kann, muss man auch die Kröte schlucken.
Lass mich da aber gerne eines besseren belehren. Aber das Yield Risko trägt der Kunde. Wird niemand gezwungen bei TSMC einzukaufen.
... aber normalerweise mit Zusatzklauseln, die dich (als Kunden) vor absurd schlechtem Yield retten sollen. Falls die nicht greifen, dann wird es auch nicht so schlimm sein.
Btw: Schlechter, nicht absurd schlechter Yield würde übrigens vermutlich enorm viele billige CPUs, für das Consumersegment bedeuten. Irgendwohin müssen ja die ganzen mäßigen DIEs hin. Absoluter Topyield würde hingegen bedeuten, dass der Profimarkt den Node vermutlich ziemlich leersaugen würde.
Aber solange unsere Chips noch keinem Würfel gleichen besteht zumindest theoretisch das Potenzial in alle Richtungen zu wachsen.
Baut man halt nach oben und unten.
Bei einer Dicke von geschätzt 25 bis 50 µm und einer Fläche von 70 mm² kann man aber noch einige Schichten übereinander stapeln bis am Ende dabei ein Würfel entsteht.
Bzw. wären dass ca. 1400 bis 2800 Schichten die man übereinander stapeln müsste um einen Würfel dabei herzustellen.
Ach ja die 3D V-Cache Chiplets werden sehr wahrscheinlich eh in TSMC 4 nm (speculative) Prozess
hergestellt und sind von der mangelnden Ausbeute daher gar nicht betroffen.
Auch ist das bei TSMC in 2nm gefertigte Zen6 CCD wohl nur ca. 75mm2 groß und damit nur etwas größer als dasjenige von Zen5.
Die spekulative Yield rate von momentan nur 60% - 70% bezieht sich wohl auf einen 100 - 150mm² Chip
und dürfte bei einem nur 75mm² Chip nochmals deutlich höher ausfallen.
Und was das in 3nm gefertigte 155mm² (Desktop) bzw. 200mm² (APU) I/O Die anbelangt, dürfte die Yield Rate deutlich über 80% liegen.
Langer Rede kurzer Sinn.
Ich sehe da nichts was TSMC und AMD nicht zusammen meistern könnten.
Bei Nvidia, Apple etc. die nochmals deutlich größere Chips benötigen, dürfte das jedoch anders aussehen.
Hier mal zwei Beispiele:
links ein 75mm² (TSMC 2nm) mit einer Yield Rate von lediglich 65%
und rechts ein 150mm² (TSMC 3nm) mit einer Yield Rate von nur 80%
Warum macht das im GPU-Bereich eigentlich keiner ? Müsste ja tendenziell günstiger sein "einfach" 128MB Cache on top auf eine 5090 zu klatschen und sich dafür 100mm² an Fläche zu sparen. Oder wird das schlicht durchs Packaging dann wieder aufgefressen und dient bestenfalls der Leistungssteigerung weil die Chips sonst unrentabel groß werden würden ?
Warum macht das im GPU-Bereich eigentlich keiner ? Müsste ja tendenziell günstiger sein "einfach" 128MB Cache on top auf eine 5090 zu klatschen und sich dafür 100mm² an Fläche zu sparen. Oder wird das schlicht durchs Packaging dann wieder aufgefressen und dient bestenfalls der Leistungssteigerung weil die Chips sonst unrentabel groß werden würden ?
Das Problem ist meines Erachtens nach in erster Linie die Chipfläche des V-Cache-DIEs, denn die muss ja genauso groß ausfallen wie due des Compute-DIEs (V-Cache Gen 2) bzw. durch StructuralSilicon drumherum ergänzt werden. (V-Cache Gen 1)
Bei einem 9800X3D ist das Flächenverhältnis noch ziemlich gut, bei einer Recticle-GPU wäre es recht katastrophal.
Das Jahre 2026 wird also sehr langweilig werden.Für mich wird es also keine Rolle spielen wann ich den neuen Pc kaufen werde.Warte ich doch eh nicht auf Zen 6.
Warum wird der Sram nicht kleiner, wenn der fertigungsprozess kleiner wird?
Das verstehe ich ehrlich gesagt nicht.
Das wir nicht allzuweit weg sind von der Grenze, an dem wir einen echten neuen Schritt brauchen, ist ja kein Geheimnis. Spannende Frage wäre jetzt, welche Wege werden aktuell Erforscht und könnten „The next Big Thing“ in der Halbleiter Herstellungstechnolgie werden?
@Vitche , vielleicht auch mal eine Themenrichtung für den Podcast. Vielleicht sogar Deepdive tauglich für einen aus der Redaktion frech grins
Das so etwas irgendwann kommen würde, war nur eine Frage der Zeit. Ich bin sogar überrascht, dass es so spät kam. Doch TSMC hatte bis Dato einen guten Run
Das "Problem" gibts schon länger, man kann nicht einfach alle Bestandteile eines Chips gleich runterskalieren. Manches geht tendenziell gut kleiner (ALUs/Logik), anderes schlechter (analoge Parts, Spannungsversorgung), anderers inzwischen gar nicht mehr (SRAM). Will meinen, man könnte diese Transistoren zwar mit der heutigen Fertigung durchaus kleiner bauen, aber sie würden dann halt nicht mehr ordentlich funktionieren, aus diversen physikalischen Gründen. Können wir aber vielleicht tatsächlich mal im Podcast drauf eingehen.
"Samsung arbeitet gemeinsam mit anderen JEDEC-Mitgliedern aus Kreisen der DRAM- und SoC-Hersteller an der Fertigstellung des DDR6-Standards, die nach derzeitiger Planung im Jahr 2024 erwartet wird."
Das gute ist das die Spiele Entwickler gezwungen werden besser zu Opptimieren.Machen sie es nicht,kauft kaum einer ihrer Spiele und die Firmen verlieren viel Geld.ALso ist das die logische Konzequenz.
@Volker
Ich hätte es für gut befunden zwei news zu machen.
Die Leser von Computerbase schmeißen nun 2 verschiedene Dinge durcheinander.
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Die Quellen sind nicht kompatibel. Frederick Chen ist seriös und hat Ahnung von der Halbleiterfertigung und arbeitet in der Branche. SemiAnalysis mag einen gewissen Ruf bei AI erlangt haben, was Halbleiter Know How anbelangt ist es bei SemiAnalysis ziemlich dünne. Und was soll, man von einem Outlet auch erwarten, das sich Halb-Analyse nennt.
Zum Missverständnis bei der SRAM-Skalierung von N2
Man muss nur dem Link im Post von Frederick Chen folgen und dann kommt man auf die Website von TSMC und dort findet man folgenden Text:
2025
Tsung-Yung Jonathan ChangYen-Huei ChenK. Venkateswara ReddyNikhil PuriTeja MasinaKuo-Cheng LinPo-Sheng WangYangsyu LinChih-Yu LinYi-Hsin NienHidehiro FujiwaraKu-Feng LinMing-Hung ChangChing Wei WuRobin LeeYih WangHung-Jen LiaoQuincy LiPing Wei WangGeoffrey YeapTSMC, Hsinchu, Taiwan
TSMC introduces a 38.1Mb/mm2 SRAM in 2nm-CMOS-nanosheet technology for high-density and energy-efficient compute applications. The design uses a 0.021um2 high-density bitcell, and through DTCO improves the overall SRAM density by 1.1× compared to the previous technology node.
Im Klartext auch wenn die SRAM Zelle nicht kleiner wird kann TSMC den SRAM dichter packen und damit die Dichte erhöhen. Also ist die Überschrift der News bei CB falsch.
Wenn man dem Link auf der TSMC Website folgt kommt man beim Artikel zum Vortrag auf der ISSCC 2025 raus. Leider ist der hinter der Bezahlschranke von der IEEE.
Einen ähnlichen Vortrag hatte TSMC schon auf der IEDM 2024 gehalten und dort hat TSMC auch diese Folie gezeigt:
Die 11 Prozent Skalierung beziehen sich auf 38,1 Mb/mm² zu 34,1 mm². Ich bin nicht sicher ob die 34,1 Mb/mm² für N3 oder für N3E gelten.
Bezogen auf 5 nm (32,2 Mb/mm²) kommen wir 18 % Skalierung.
mae schrieb:
Aber wenn der yield nicht passt, was dann? Die hoeheren Kosten und geringeren Stueckzahlen auf die Preise umlegen?
Es geht bei diesem Gerücht, das SemiAnalyis verbreitet, um den Yield bei N3P. N3P ist eine Optiermierung von N3E und TSMC macht diese Optimierungen gewöhnlich so, dass kein Yieldrisiko entsteht.
N3P ist übrigens der Prozess den TSMC für den aktuellen Iphone SoC A19/ A19pro entwickelt hat.
Ich habe nichts mitbekommen das es da irgendwelche Probleme geben würde.
mae schrieb:
Wobei ich dunkel was im Kopf habe, dass die dies mit den grossen Kernen in 3P kommen sollen und die mit den kompakten in 2, kann mich aber auch irren. 3P duerfte ja funktionieren, da werden sie keine Schwierigkeiten haben.
AMD hat Venice in 2 nm angekündigt, und nicht in 2 nm/3 nm auch bei den anderen Stellungsnahmen von AMD gibt es nichts was darauf hindeutet dass die Zen 6 classic CCDs in N3P kommen
Die gerüchte besagen deshalb beide CCDs in 2 nm. Nur die monolitischen APUs sollen in N3P kommen. Auißerdem soll der IOD und RDNA5 in N3P kommen.
Ergänzung ()
lynx007 schrieb:
Aber man Bezahlt für Wafer, nicht für funktionierende Chips.
Die Sache mit dem Yield ist erheblich komplizierter als sie gewöhnlich dargestellt wird.
es gibt die Fehlerrate D0, die die Fab bei der optischen Inspektion bestimmen kann (Kabelbruch u. Kurzschluss) und aus dieser Fehlerrate D0 kann man einen Yield berechnen. Dieser Yield wird häufig genannt.
Allerdings gibt es noch viel mehr Fehler die auftreten können und die sich auf die elektrischen Eigenschaften der Schaltungen auswirken. Das läuft dann unter parametrische Fehler. Aber diese Fehler können erst beim Wafertest festgestellt werden das traditionell beim Kunden oder beim OSAT stattfindet.
Deshalb sollte man die Geschichten die manchmal zirkulieren, die Kunden zahlen nur für funktionierende Chips immer mit sehr großer Skepsis betrachten.
Waere interessant, wie hoch (niedrig) die Defektdichte bei N3P und N2 ist. Den Fokus ausschliesslich auf "yield" zu richten hat uebrigens schon vor einiger Zeit mal Pat Gelsinger moniert, der auch gleich schrieb, dass Defektdichte eben unabhaengig von der Die Groesse ist, waehrend man bei gleicher Defektdichte bei einem groesseren Die zwangslaeufig eine geringere Ausbeute erhaelt.
Ergänzung ()
Ned Flanders schrieb:
Möglicherweise lohnt es sich ja im chiplet Zeitalter für tsmc einen SRAM spezifisch optimierten Prozess aufzulegen
Da SRAM integral fuer alle CPUs und GPUs ist, ist das zumindest fuer diese Chips/Dies immer ein Kompromiss. Prozessoptimierung des SRAM (also hohe Dichte) fuer L1 oder L2 bringt eben nicht viel, wenn die damit verbundene Logik dadurch dann nicht so gut laeuft. Der X3D Cache ist ja optimiert dafuer, aber eben auch L3/Last Level.
