News Kein Selbstläufer: TSMC N3P kämpft mit Yield, SRAM skaliert auch bei N2 nicht

[Skysnake]

Ich seh schon. Bald kostet ein PC bald wieder 10k. Dafür hält der dann aber auch 100 Jahre.

Vom Preis her wer weiß, von der Haltbarkeit eher nicht. Ok wenn du die CPU nur wenig benutzt dann vielleicht. CPUs werden aber auf ne Lebenszeit von 5-10 Jahren designed. Wenn di die ständig stark schwankend nutzt dann wirst du danach auch immer mehr Ausfälle haben. Insbesondere wenn die Temperaturen hoch sind. 100 Jahre wird sicherlich die eine oder andere CPU aushalten aber das wir sich gegen Nulll bewegen. An sich aber egal, weil kein MB so lange hält 😉

Lass mich da aber gerne eines besseren belehren. Aber das Yield Risko trägt doch der Kunde. Wird niemand gezwungen bei TSMC einzukaufen. Und ich bin mir sicher, wen es nicht in die Kostenstruktur passt, das man auch sagt "wir warten noch". Aber man Bezahlt für Wafer, nicht für funktionierende Chips.

Das ist kompliziert und es wird einen sehr sehr sehr handverlesenen Personenkreis geben die das wissen. Vielleicht 10 Leute wenns hoch kommt. Und du kannst da alles mögliche reinschreiben. Sprich versuch erst gar nicht dir da irgendwas zusammenzureimen.

Bei einer Dicke von geschätzt 25 bis 50 µm und einer Fläche von 70 mm² kann man aber noch einige Schichten übereinander stapeln bis am Ende dabei ein Würfel entsteht.
Bzw. wären dass ca. 1400 bis 2800 Schichten die man übereinander stapeln müsste um einen Würfel dabei herzustellen.

Ähm.. du weißt schon, dass das Volumen mit der dritten Potenz und die Oberfläche nur mit der zweiten Potenz wächst (für ne Kugel)?

Die Energiedichte der Oberfläche steigt also und da sind wir heute schon am Limit. Sprich du musst die Leistungsaufnahme reduzieren und wenn du nicht nur totes/schwarzes Silizium haben willst müssen zwingend die Taktraten runter. Damit wirst du bei seriellen Problemen aber langsamer und die "Kernflut" ist ja schon heute bei Consumer völlig witzlos und selbst im Server Bereich steigt die Anzahl der Probleme die keinen Nutzen daraus ziehen.

Warum macht das im GPU-Bereich eigentlich keiner ? Müsste ja tendenziell günstiger sein "einfach" 128MB Cache on top auf eine 5090 zu klatschen und sich dafür 100mm² an Fläche zu sparen. Oder wird das schlicht durchs Packaging dann wieder aufgefressen und dient bestenfalls der Leistungssteigerung weil die Chips sonst unrentabel groß werden würden ?

GPUs brauchen massiv Bandbreite und du willst das wegen dem Energiebedarf so nah wie möglich.

Warum wird der Sram nicht kleiner, wenn der fertigungsprozess kleiner wird?
Das verstehe ich ehrlich gesagt nicht.

weil SRAM extrem optimiert ist von den Herstellern. Du kannst also Kunde selbst nicht mal Ansatzweise derartig dichten SRAM mit dem bereitgestellten PDK designen. Als Kunde schaffst du vermutlich nicht mal mit DRAM ne höhere BitDichte zu erreichen. Das ist einfach schon mit allen Tricks demnach die man sich nur vorstellen kann, weil es so ne extrem regelmäßige Struktur ist, das man sich da extrem austoben kann und die Fertigung ans Limit prügeln kann.

Es gibt aber eben ein Limit unter das man mot EUV nicht kommt und der SRAM ist da schon sehr nah dran. Daher skaliert das fast nicht mehr. Bei normaler Logik ist man vom absoluten Limit noch weiter weg weshalb da noch mehr geht.

vor allem bietet GAA mehr Gain. Du kannst also mit nem kleinen Transistoren mehr beschalten ohne beim Takt runter zu müssen. Da sparst zu mit Logik noch. Für SRAM bringt dir das aber nichts. Da reicht dir der kleinste Transitor schon.

Das "Problem" gibts schon länger, man kann nicht einfach alle Bestandteile eines Chips gleich runterskalieren. Manches geht tendenziell gut kleiner (ALUs/Logik), anderes schlechter (analoge Parts, Spannungsversorgung), anderers inzwischen gar nicht mehr (SRAM). Will meinen, man könnte diese Transistoren zwar mit der heutigen Fertigung durchaus kleiner bauen, aber sie würden dann halt nicht mehr ordentlich funktionieren, aus diversen physikalischen Gründen. Können wir aber vielleicht tatsächlich mal im Podcast drauf eingehen.

Das kommt noch dazu. Noch kürzer und die schalten nicht mehr ab und schmäler bringt auch nichts wenn die Kontaktvias den Platz eh brauchen.

Das ist halt auch ein Problem. Via sind im Vergleich zu heutigen Transistoren schon ziemliche Brummer. Aber die haben auch so schon riesige Aspekt ratios. Sprich nich kleiner geht halt nicht. Insbesondere die ViaPads sind ein Ärgernis.

Wir sind halt überall verdammt nah am Limit was machbar ist. Jeder winzige Schritt weiter ist da eine gewaltige Kraftanstrengung

 

[Matthias B. V.]

Irgendwann wird man L3 Cache komplett in eine eigene Ebene auf älteren Nodes auslagern und auf dem Compute Die nur noch L0-L2 Cache haben...

Ergänzung (6. Dezember 2025)

Warum macht das im GPU-Bereich eigentlich keiner ? Müsste ja tendenziell günstiger sein "einfach" 128MB Cache on top auf eine 5090 zu klatschen und sich dafür 100mm² an Fläche zu sparen. Oder wird das schlicht durchs Packaging dann wieder aufgefressen und dient bestenfalls der Leistungssteigerung weil die Chips sonst unrentabel groß werden würden ?

Aufwändigeres Packaging, Abwärme und keine Ahnung wie es mit der Leistung und Nähe zu den Recheneinheiten aussieht.

Aber gab ja schon Gerüchte dass L3 3D Cache auf den Speichercontroller ausgelagert wird.

Interessant wäre Intel Adamantine von dem man schon lange nichts mehr hört.

 

[bensen]

GPUs brauchen massiv Bandbreite und du willst das wegen dem Energiebedarf so nah wie möglich.

Nur weil er drüber oder drunter liegt, ist er ja nicht zwingend weiter weg, siehe AMDs X3D.

 

[RKCPU]

@Matthias B. V.
Beim Zen 7 gibt es das ja als glaubhaftes Gerücht.
Bei dann 16x Core a 2 MB-L3 ä plus 64 MB 3D Cache in N4c wäre das Design sehr schnell.
2x 64 MB Cache auch bald realisierbar ...

 

[Ned Flanders]

Der X3D Cache ist ja optimiert dafuer, aber eben auch L3/Last Level.

Ist das so? Fertigt TSMC die 3D Chiplets in einem eigenen Verfahren?

 

[theGucky]

@Ned Flanders Die Chips herzustellen ist eine Sache, das macht TSMC.
Aber die Chips zusammenschweißen/kleben, das macht ein anderer.
Ich habe mich hier vertan.

Aber gab ja schon Gerüchte dass L3 3D Cache auf den Speichercontroller ausgelagert wird.

Das würde den I/O-Die noch größer und teurer machen. Dabei ist Größe exponentiell teurer.
Dazu müsste dann der I/O-Die näher an den CCD, damit die Latenzen gering bleiben. Und die Latenzen sind das wichtigste, wenn die zu hoch sind, dann bringt der Cache nichts.

 

[RKCPU]

@theGucky
Sollte AMD das CPU Chiplet über eine Infinity Cache im I/O - GPU DIE platzieren ...

 

[Matthias B. V.]

@Ned Flanders Die Chips herzustellen ist eine Sache, das macht TSMC.
Aber die Chips zusammenschweißen/kleben, das macht ein anderer.


Das würde den I/O-Die noch größer und teurer machen. Dabei ist Größe exponentiell teurer.
Dazu müsste dann der I/O-Die näher an den CCD, damit die Latenzen gering bleiben. Und die Latenzen sind das wichtigste, wenn die zu hoch sind, dann bringt der Cache nichts.

Es geht um Radeon GPUs nicht CPUs

 

[theGucky]

@Matthias B. V. UPS, habe nur 3D Cache gelesen und gedacht das gehört zur CPU.

 

[latiose88]

Zumindest mit so kleinen Schritte bei Fertigung können wir die 6 GHz und mehr wohl vergessen. Kerne können zwar mehr werden aber nur noch sehr wenig Software geht mit der Leistung mit. Spannend wird es also sein wie hoch am Ende trotz dieser Tatsachen die Mehrleistung ausfallen wird.
Schließlich wächst SRAM ja nicht mehr mit. Das heißt der Platz zum shrinken ist begrenzt vorhanden. Das heißt der Spielraum wird immer kleiner. Naja dann werden in Zukunft halt die Sprünge so klein das es immer länger dauern wird ,ehe ein Nutzer die CPU und damit die Plattform wechselt. Für die Mainbaord Hersteller ist das bestimmt auch nicht so gut.

 

[Nightspider]

hm da wird wohl auch der Plan von AMD in Gefahr sein.Es gibt da also drei möglichkeiten.Entweder werden die kommenden Zen 6 teuer als eh schon gedacht,AMD wartet und alles verschiebt sich weiter nach hinten oder die letzte Option der Leistungssprung wird geringer ausfallen als gedacht. Letzteres würden viele wohl entäuschen.Damit würde sich AMD kein guten Gefallen tuen und würde für AMD wohl hohe kosten bedueten.
Also wird AMD den Plan weiter nach hinten verschieben.Kann mir nicht vorstellen das AMD nächstes Jahr unter diesen Bedingung Zen 6 raus bringen wird.
Bei Intel wird es wohl ja eh noch nix neues kommen.VIlleicht wird es ja 2027 was.Das Jahre 2026 wird also sehr langweilig werden.Für mich wird es also keine Rolle spielen wann ich den neuen Pc kaufen werde.Warte ich doch eh nicht auf Zen 6.

AMDs Chiplets sind so klein das die Yields deutlich weniger Auswirkungen auf den Preis haben als bei riesigen GPUs oder AI Beschleunigern.
Mit so kleinen Chiplets kann daher auch bei einem neuen Fertigungsprozess mit suboptimalen Yields in die Massenproduktion gegangen werden.

AMD wechselt von N4 auf N2, das heißt die Transistoren werden dramatisch kleiner. Also selbst wenn AMD den Transistorcount pro Kern erhöht und die Kerne von 8 auf 12 erhöht, ist damit zu rechnen, das die CPU Chiplets noch deutlich unter 100mm² liegen.

 

[ETI1120]

Nur weil er drüber oder drunter liegt, ist er ja nicht zwingend weiter weg, siehe AMDs X3D.

So ist es. Sam Naffziger hat in einem Vortrag gesagt, die 92 MByte Cache von X3D hätten in einer Ebene nicht funktioniert. So wie ich es verstehe weil die schlechteren Latenzen den Gewinn durch mehr Cachehits überkompensiert hätten.

Und noch etwas: Wenn man es genau betrachtet ist der Cache sogar näher dran. Vor allem wenn man das ganze mit Face to Face baut.

Was wir bisher mit 3D-Stacking und Hybrid Bonding gesehen haben waren nur die Fingerübungen. Die eigentlich interessanten Dinge kommen erst noch.

Irgendwann wird man L3 Cache komplett in eine eigene Ebene auf älteren Nodes auslagern und auf dem Compute Die nur noch L0-L2 Cache haben...

Wenn ich mir die Gerüchte zum Zen 6 dense CCD anschaue, frage ich mich ob es nicht schon bei Zen 6 der fall ist.

Aber den L3 auszulagern ist jetzt auch keine große Innovation mehr. Das Problem war es noch nicht erfolgt ist, dass momentan die Kosten für Hybrid Bonding noch zu hoch sind. Sobald sich AMD an Wafer On Wafer Hybrid Bonding ran traut, ...

Aber gab ja schon Gerüchte dass L3 3D Cache auf den Speichercontroller ausgelagert wird.

Bei RDNA 3 waren Memory Controller und Infinity Cache auf dem MCD.

Das Angstronomics hat im Leak zu RDNA 3 gesagt, dass es möglich wäre auf das MCD einen Cache Chiplet zu packen. AMD hat es nie umgesetzt und so wissen wir nicht ob diese Info falsch war oder AMD es schlicht und einfach nicht umgesetzt hat. mehr Inifinity Cache war bei RDNA 3 nicht notwendig.

Beim Zen 7 gibt es das ja als glaubhaftes Gerücht.
Bei dann 16x Core a 2 MB-L3 ä plus 64 MB 3D Cache in N4c wäre das Design sehr schnell.
2x 64 MB Cache auch bald realisierbar ...

Das erzählt MLID. Grundsätzlich ist den gesamten L3 auszulagern ein Schritt der offensichtlich kommen wird, sobald Hybrid Bonding Standard wird.

Was ich an dem was MLID erzählt extrem komisch finde ist das CCD mir 33 Kernen. Ich kann mir nicht erschließen was es bringen soll. Dass AMD mit Zen 7 nicht auf 64 Kerne geht ist klar. Aber das ganze CCD komplett neu durchdenken zu müssen und dann nur ein Kern mehr unterzubringen?

Wie gesagt klassisch umgesetzt wäre das Zen 6 dense CCD mit der doppelten Anzahl der Kerne und dem vierfachen L3 Cache für ein CCD gigantisch groß. Die Dichtesteigerung von N3 -> N2 wird wahrscheinlich durch den Zuwachs an Transistoren aufgefressen.

AMD hat bei Zen 4 und Zen 5 ein paar Tricks ausgepackt um die Dichte des SRAM zu steigern, hat AMD für Zen 6 da noch was auf dem Lager?

Die Chips herzustellen ist eine Sache, das macht TSMC.
Aber die Chips zusammenschweißen/kleben, das macht ein anderer.

TSMC schweißt die Chips zusammen. Hybrind Bonding ist im Grunde ein Schweißverfahren.
AMD verwendet TSMC SoIC und AMD ist der Vorzeigekunde von TSMC für SoIC.

Das würde den I/O-Die noch größer und teurer machen.

Das Problem ist, in der aktuellen Konfiguration CCD neben IOD hat ein L3 Cache im IOD höhere Latenzen.
Es wäre eher ein L4 Cache.

Außerdem würde das auslagern des L3 Caches in das IOD den Traffic über den IF zwischen CCD und IOD massiv erhöhen. Auch dies ist nicht erwünscht.

Dazu müsste dann der I/O-Die näher an den CCD, damit die Latenzen gering bleiben. Und die Latenzen sind das wichtigste, wenn die zu hoch sind, dann bringt der Cache nichts.

Eben den L3-Cache ins IOD auszulagern ist nur dann möglich, wenn man den CCD per Hybrid Bonding (TSMC SoIC) auf den IOD packt. Das ist eine Konfiguration die ich bei den Mobil APUs in Zukunft für realistisch halte. So wie es nach den Gerüchten aussieht, beginnt diese Zukunft nicht mit Zen 6.

Zumindest mit so kleinen Schritte bei Fertigung können wir die 6 GHz und mehr wohl vergessen.

Diese Logik kann ich nicht nachvollziehen.

Hier wird eine Sache aufgebauscht die TSMC vor einem Jahr in Vorträgen genau so vorgestellt hat. Neu war, das es gestern Frederick Chen bewusst wurde ist, dass die SRAM Zelle von N2 mit 0,021 µm² genauso groß ist wie die SRAM Zelle von N5. Deshalb hat er es gepostet.

Aber obwohl sich die Fläche der SRAM Zelle nicht ändert kann TSMC die Dichte im Vergleich zu 5 nm um 18 % Steigern.

Die Frequenz skaliert schon seit 20 Jahren nicht mehr mit den Nodes. Man zwackt immer ein bisschen höhere Frequenzen ab. Aber es ist kein Vergleich mehr Frequenzsteigerungen die möglich waren als das Dennard Scaling noch möglich war. Deswegen ist man auch dazu über gegangen mehrere CPU Kerne auf einen Die zu packen.

Kerne können zwar mehr werden aber nur noch sehr wenig Software geht mit der Leistung mit.

Das ist nur ein Problem für den Desktop wo ein user in der Regel nur wenige Task mit massiver Last aktiv hat.

Es ist durchaus möglich und in vielen Anwendungen üblich mehrere Instanzen einer Software parallel laufen zu lassen. Die Software muss halt dementsprechend programmiert sein, dass es nie vorkommt, dass sich die einzelnen Instanzen gegenseitig stören.

Spannend wird es also sein wie hoch am Ende trotz dieser Tatsachen die Mehrleistung ausfallen wird.

Welche Tatsachen. Es sind wilde Mutmassungen. Diese ganzen Performance Spekulationen sind meist wilde Mutmassungen. Diese maximalen Frequenzangaben für Single Thread sind so was von interessant, ...

Was zählt ist immer der Performance Zuwachs für bestimmte Szenarien. Und natürlich ganz besonders der Performancezuwachs in den Szenarien die man selbst nutzt.

Schließlich wächst SRAM ja nicht mehr mit. Das heißt der Platz zum shrinken ist begrenzt vorhanden.

Es gibt massiven bedarf an an schnellem Speicher. Aber es ist offensichtlich dass SRAM ein massives Problem hat. So wie übrigens auch DRAM. Beide Speicherzellen skalieren nicht mehr.

Bei NAND, wo die Speicherzelle schon seit 10 Jahren nicht mehr skaliert, konnte man in die 3. Dimension ausweichen. Außerdem ist es möglich mehr als ein Bit je Zelle zu speichern.

Bei Logik wird man 3D mit dem CFET angehen. 3D-DRAM hat das Problem, dass das Verhältnis Zellenbreite zu Zellentiefe 1 zu 50 ist.

Zur Zeit wird massiv geforscht wie man die SRAM-Zelle und die DRAM-Zelle ablösen kann.

 

[ETI1120]

AMDs Chiplets sind so klein das die Yields deutlich weniger Auswirkungen auf den Preis haben als bei riesigen GPUs oder AI Beschleunigern.

Es kommt schlicht und einfach darauf an von welchen Fehlern man redet.

Wenn ein Prozess Probleme hätte die Ziele an hohen Frequenzen zu erreichen träfe das X86-CPUs die bei höheren Frequenzen operieren erheblich stärker als GPUs.

Mit so kleinen Chiplets kann daher auch bei einem neuen Fertigungsprozess mit suboptimalen Yields in die Massenproduktion gegangen werden.

Der Yield fällt, wenn die Fehlerursachen zufällig verteilt sind, überproportional mit der Die Size. Deshalb wartet man mit den großen Dies bis der Prozess eingefahren ist.

Auf einem Prozess mit hoher Fehlerrate zu produzieren geht auch bei kleinen Dies ins Geld. Aber man muss Wafer produzieren, um die Fehlerrate senken zu können. Dies geschieht in der Regel bei der Risk Production. Erst wenn die Wafer gut genug sind, startet die HVM. Und erst dann wird die Fertigung ausgeweitet.

Was den Start der HVM anbelangt, hat TSMC immer so lange gewartet bis für den Pilotchip gute Yields erreicht wurden.

AMD wechselt von N4 auf N2, das heißt die Transistoren werden dramatisch kleiner.

Nein da wird schon lange nichts mehr außer dem Namen des Prozesses drastisch kleiner. Schon gar nicht die Transistoren. Man kann die Dichte noch steigern, aber selbst das wird beginnend mit 2nm eher zu Tippelschrittchen.

Also selbst wenn AMD den Transistorcount pro Kern erhöht und die Kerne von 8 auf 12 erhöht, ist damit zu rechnen, das die CPU Chiplets noch deutlich unter 100mm² liegen.

AMD wird die Anzahl der Transitoren je Kern erhöhen, eine Erhöhung je Kern nur im einstelligen Prozentbereich wurde mich überraschen.

Die Anzahl der Transistoren der classic CCD, Zahlen von TPU:

	Die Size in mm²	Anzahl Transistoren in Milliarden	Zuwachs an Trasistoren	Millionen Transistoren je mm²
Aspen Highland , Zen 2	74	3,9	---	52,7
Becken Ridge, Zen 3	80,7	4,15	6 %	51,4
Durango, Zen 4	71	6,5	57 %	92,9
Eldora, Zen 5	70,6	8,315	28 %	117,78

Die Logik wird noch einmal eine ordentliche Dichtesteigerung bekommen weil es von N4 auf N2 geht, aber beim SRAM werden es nur 18 % sein. Und auch im Kern, ohne L3 und L2 Cache, ist flächenmäßig noch jede Menge SRAM enthalten.

Die Frage ist, kann AMD noch Mal Optimierungen fürs SRAM aus dem Hut zaubern oder nicht.

Die CCDs waren bisher im Bereich 70 bis 80 mm²

 

[Nightspider]

Nein da wird schon lange nichts mehr außer dem Namen des Prozesses drastisch kleiner. Schon gar nicht die Transistoren. Man kann die Dichte noch steigern, aber selbst das wird beginnend mit 2nm eher zu Tippelschrittchen.

Durango, Zen 4	71	6,5	57 %	92,9

Du widersprichst dir selber oder hast einfach eine andere Definintion von drastisch.

Wenn von N7 auf N5 schon 57% mehr Transistoren auf die gleiche Fläche passen, dann kann der Sprung von N4 auf N2 mindestens genauso groß sein, mit Tendenz zu 80-100% höherer Transistordichte.

Ergo: die Transistoren nehmen deutlich weniger Fläche ein, ergo werden kleiner.

 

[Skysnake]

Nö, du hast nur keine Ahnung bezüglich den Dimensionen. Die Länge der Transistoren werden nicht mehr kleiner und auch in der Breite wird es kaum noch schmäler. Was kleiner wird sind die Vias und wires so das man die Transistoren überhaupt beschallen bekommt und damit die effektive Ttansistordichte erhöht.

 

[ETI1120]

Du widersprichst dir selber oder hast einfach eine andere Definintion von drastisch.

N7 auf N5 ist Geschichte.

N5 auf N3 hat nicht mehr denselben Faktor erreicht

N3 auf N2 erreicht noch weniger.

Wenn von N7 auf N5 schon 57% mehr Transistoren auf die gleiche Fläche passen, dann kann der Sprung von N4 auf N2 mindestens genauso groß sein, mit Tendenz zu 80-100% höherer Transistordichte.

Die Fläche die man für einen Chip benötigt hängt von vielen Faktoren ab. Der Prozess ist einer davon. Aber es gibt andere.

Das sieht man auch daran, dass Zen 3 eine kleinere Transistordichte hat als bei Zen 2. Obwohl Zen 3 auf demselben Prozess hergestellt wurde.

Wenn man sich die Die Shots von Zen 4 genauer anschaut, dann sieht man, dass AMD die Blöcke mit SRAM im L3-Cache viel dichter als bei Zen 3 angeordnet hat. Dadurch konnte AMD mehr Fläche für den Kern verwenden.

Auch bei Zen 5 hat AMD beim L3 Cache noch mal die Dichte weiter gesteigert als es vom Prozess her zu erwarten war.

Wenn AMD noch Tricks für das SRAM aus dem Hut zaubern kann, ist eine weitere deutliche Steigerung der Transistordichte möglich.

Wenn AMD allerdings bei SRAM alleine auf die 18 % Steigerung der Bit-Dichte bei SRAM von N5 auf N2 angewiesen ist, dann wird die Dichtesteigerung des CCDs weit unter 100 % liegen.

Ergo: die Transistoren nehmen deutlich weniger Fläche ein, ergo werden kleiner.

Du hättest recht, wenn die Transistoren die gesamte Fläche des Die ausfüllen würden. Aber das tun sie nicht.

Das wird schon am Fakt deutlich, dass die SRAM Zelle bei N2 und bei N5 dieselbe Fläche einnimmt und trotzdem bei N2 18 % mehr Bits auf 1 mm² gepackt werden können.

 

[ThirdLife]

Das Problem ist meines Erachtens nach in erster Linie die Chipfläche des V-Cache-DIEs, denn die muss ja genauso groß ausfallen wie due des Compute-DIEs (V-Cache Gen 2) bzw. durch StructuralSilicon drumherum ergänzt werden. (V-Cache Gen 1)

Bei einem 9800X3D ist das Flächenverhältnis noch ziemlich gut, bei einer Recticle-GPU wäre es recht katastrophal.

Naja, die "Füllmasse" ist ja nicht teuer und somit sollte das kein Problem sein hier stützendes Material unterzubringen. Gleichzeitig bedeutet es ja auch man kann deutlich mehr Cache unterbringen und nicht "nur" 64MB wie für Zen aktuell. 256MB in einem weiteren Cache Layer sollten so easy drin sein, eher mehr.

Müsste für eine GPU mit Datacenter Ambition doch in Zeiten von Matrix Operationen doch absolut der Gewinn sein.

GPUs brauchen massiv Bandbreite und du willst das wegen dem Energiebedarf so nah wie möglich.

Aber das ist es doch ? Unter Umständen und je nach Chiplayout sogar näher als wenn es im "normalen" Design enthalten ist. Es wäre ja gerade ein Move um die Bandbreite zu erhöhen zu mehr schnell zugänglichem Speicher (das sag ich jetzt nicht aus Eigennutz weil ich viel mit GANs rumspiele, nein nein ).

 

[CDLABSRadonP...]

Naja, die "Füllmasse" ist ja nicht teuer und somit sollte das kein Problem sein hier stützendes Material unterzubringen. Gleichzeitig bedeutet es ja auch man kann deutlich mehr Cache unterbringen und nicht "nur" 64MB wie für Zen aktuell. 256MB in einem weiteren Cache Layer sollten so easy drin sein, eher mehr.

Müsste für eine GPU mit Datacenter Ambition doch in Zeiten von Matrix Operationen doch absolut der Gewinn sein.

Fürs Data Center macht AMD das bei der MI-Serie ab 300 ja auch deshalb. (und lagert den Speichercontroller auch gleich dorthin aus)

 

[eastcoast_pete]

Ist das so? Fertigt TSMC die 3D Chiplets in einem eigenen Verfahren?

Laut mehreren Quellen werden die X3D SRAM Dies fuer Zen 5 CPUs von TSMC in N5 gefertigt, und das Packaging ja auch von/bei TSMC gemacht. Allerdings haelt sich AMD hier sehr bedeckt. N5 passt aber auch gut zum Thema des Artikels, da N5 billiger in der Fertigung ist und ein neuerer Knoten kaum oder keine Vorteile bringen wuerde.

 

[Ned Flanders]

@eastcoast_pete wobei mir unklar ist, wie man das 3D Stacking mit TSVs bewerkstelligen kann, wenn der L3 im CPU Die eine andere Strukturgröße hat als der im Cache Die. Die passen dann ja nicht aufeinander.