News Patent: AMD plant mit GPUs im Chiplet-Design

[Colindo]

@foo_1337 Nein, du gehst die Sache schon richtig an. Meine Interpretation ist, dass solange mehr als 50% Trefferquote vorhanden sind, der Cache hilft. Bei 5K wird er wahrscheinlich unter die 50% rutschen und nicht mehr so effektiv sein.

Aber überleg mal, wenn nur die Hälfte der Daten aus dem VRAM kommen muss, wird ja auch nur die Hälfte der Bandbreite benötigt, oder? Ich denke wenn man das so betrachtet, versteht man das erst richtig. Da die 58% ein Durchschnitt sind, kann es schon einzelne Frames oder Spiele geben, wo die Bandbreite limitiert. Wenn das spürbar wird, ist der Cache zu klein. Ich denke aber für UHD ist er in Ordnung.

 

[YforU]

Es hat sich vllt gelohnt, aber spätestens seit Zen3 sieht man, dass Intel hinterher ist und letzte CB News über Rocket-Lake spricht sogar von niedrigeren Margen.
Du implizierst also dass etwas heute gut ist, was vor Jahren einmal gut und Standard war. Kannst es aber zum jetzigen Zeitpunkt nur vermuten.
Mein Meinung ist, dass Intel selbst in Zukunft da einlenken wird. Zwar die "Vielfachheit" an Produkten behalten, das aber nicht mehr über 100 verschiedene Masken und Chips.

AMD kommt inkl. den beiden noch ausstehenden Chips auf 5 7nm APU Designs.

Denke ich auch. Mit Chiplets ist AMD einfach deutlich flexibler, was die Cpu Sparte angeht. Man überlege mal wie viele verschiedene Monolithen AMD hätte auflegen müssen, wenn es die Chiplets nicht geben würde:
Auf Sockel am4 mindestens 2 Stück (8C und 16C)
Auf Sockel tr4 mindestens 3 Stück (16, 32, 64)
Und noch für Epyc nochmal 2 oder 3.

Epyc und TR basieren beide auf den gleichen Chips. Hier sind Chiplets im Kontext der Skalierung, Time to Market und des R&D Aufwands auch absolut sinnvoll.

Am Desktop sieht es da schon etwas anders aus. Solange die APU Designs eine Generation hinten dran waren und Epyc sehr niedrige Stückzahlen hatte war der Ansatz die CPU Chiplets mit einem zusätzlichen IOD auch auf AM4 einzusetzen für AMD das Optimum.

Bei der nächsten großen Generation (DDR5 etc.) kann das aber schon wieder ganz anders aussehen. Ein IOD weniger und dafür ein APU Design mehr (16C) ist alles andere als unrealistisch. Um die 200mm2 sind nun wirklich kein Problem. Siehe AMDs Konsolen APUs, GPUs etc.

Für AMD hätte das mehrere Vorteile. Zum einen kann Zen (Architektur) bei Epyc größere Anpassungen für Enterprise bekommen und zum anderen sind APUs (IGP) für einen viel größeren Markt geeignet. Desktop CPUs ohne IGP sind halt in Relation zum gesamten Volumen eine Nische.

 

[peter.hahn]

Auf Sockel am4 mindestens 2 Stück (8C und 16C)
Auf Sockel tr4 mindestens 3 Stück (16, 32, 64)

64 wären unmöglich gewesen in 7nm und 32 nicht besonders wirtschaftlich .. zu hoher Ausschuß, zu wenig nutzbare Chipfläche pro Wafer.
16 in optimiertem 7nm wäre wohl noch gut möglich, aber auch schon teurer, wobei natürlich eine gewisse Performance verloren geht und der Verbrauch höher liegt.

Einfach genial was AMD mit den Chiplets liefert und wie sie über Zeit die Latenzen einigermaßen in den Griff bekommen haben.

 

[Colindo]

AMD kommt inkl. den beiden noch ausstehenden Chips auf 5 7nm APU Designs.

Können wir die mal zusammen aufzählen? Mir kommt das ein wenig viel vor.

Zurzeit gibt es Renoir für 4-8 Kerne. Dali ist, soweit ich weiß 14nm. Nächstes Jahr sollen Cézanne, Lucienne und Van Gogh (Dali-Nachfolger) kommen, wobei Lucienne wahrscheinlich der gleiche Chip wie Renoir ist. Sind dann insgesamt 3 Chips, die in 7nm hergestellt werden.

 

[[wege]mini]

Das Patent geht auf diese Problematik überhaupt nicht ein, oder doch?

Das Patent dreht sich genau um das Problem, was du beschreibst.

Wenn eine GPU ein Bild berechnet und eine andere GPU ein zweites Bild berechnet, kann es zu Microrucklern kommen, wenn beide das Bild direkt an die CPU weiter leiten.

Im dümmsten Falle, muss die erste GPU auf die zweite GPU warten, bis die fertig berechnet hat.

Man muss eine "Latenz" einführen. Das Bild ist quasi schon berechnet, bevor es an die CPU weiter geleitet wird. Dafür braucht man einen Chip, der die Bilder in FPS anordnet.

Ab ca. 100 FPS sieht kein Mensch mehr, ob das Bild 10ms vorher berechnet wurde. "Live" ist sowieso ein relativ dehnbarer Begriff.

Noch zu Geforce2 Zeiten, hatte jeder Nvidia Treiber eine Einstellung, dass 3 Bilder vor berechnet wurden, bevor das erste Bild ausgegeben wurde.

Das ging natürlich mit "live" online Games nicht mehr und heute versucht man, das Beste aus beiden Welten zu erzielen.

Die Idee ist gut, wie die Umsetzung wird, muss man abwarten. Neu ist an der Idee jedoch nur die Rechenleistung.

Ab ca. 100 TFlop wird es für die Software Heinis schwer, diese Monster auszulasten. Selbst mit schwachsinnigen Auflösungen, für eingebildete Adleraugen.

mfg

 

[ThePlayer]

@foo_1337 mag sein das Du mit dem IC Recht hast. Aber irgendwas muss sich AMD bei der Größe gedacht haben. Vielleicht Kostenfaktor oder mehr würde zu wenig extra Performance bringen.
Vielleicht fällt bei RDNA3 der IC doppelt so groß aus.

Und wenn ich mir die Grafik so ansehe machen mehr als 128mb IC wenig Sinn außer bei 4K.
Bei 1080p geht zwar noch was aber hier haben die 6800-6900 mehr als genug Power.

Wenn die Chiplets kommen wird der IC bestimmt noch wichtiger.

 

[foo_1337]

@ThePlayer wenn man sich die Betrachtungsweise von @Colindo anschaut, passt die größe ja ganz gut, da man so noch effizient 4k abdecken kann. Da 4k für die 6700er keine große Rolle spielt, könnte ich mir vorstellen, dass der IC da bei 96M oder gar 64M liegt. RDNA3, was vermutl. auch einen 8k Fokus haben wird, wird bestimmt einen größeren IC haben.
Und wenn man sich die Limitierungen bei den Speicherinterfaces anschaut, ist der IC eine alleine dafür schon hervorragende Idee gewesen und jetzt für das Chiplet Design ein Key Faktor zum Erfolg.

Hier noch ein interessantes Whitepaper zum IC: https://adwaitjog.github.io/docs/pdf/sharedl1-pact20.pdf

 

[Malustra]

AMD macht vor und Intel/Nvidia machen es dann wieder nach

 

[foo_1337]

Intel/Nvidia fahren bereits ein anderes Konzept.
Nachmachen wird hier auch eher schwierig werden.
Warum kann man denn nicht einmal ein Thema sachlich behandeln ohne irgendweche Rants von Team Red oder Green?

 

[Colindo]

Hier noch ein interessantes Whitepaper zum IC:

Der Shared-Cache hat leider nichts mit dem InfinityCache zu tun. Dachte ich anfangs auch, allerdings sehe ich zurzeit weder bei RDNA 2 noch bei CDNA Anhaltspunkte, dass Shared-Cache implementiert ist.

 

[slyho]

Wenn es so gut klappt wie bei den CPUs nur her damit! Denke dafür wird es aber am besten mit GDDR6X oder noch besser mit HBM 3, sollte es den bis dahin geben.

Keine der HBM Sorten hat bisher irgendeinen seiner Vorteile großartig ausspielen können, noch seine Nachteile (Kosten) wirtschaftlicher machen können.
Trotzdem schreien immer wieder Leute nach HBM und weinen dann am besten noch bei Release über den Preis.
Wieso?

 

[Cool Master]

@slyho

Bei einem Chiplet Design sieht das anders aus. Da brauch man jeden MB/s da das mehr Leistung bedeutet. Bei normalen Grafikkarten mit einem DIE juckt HBM nicht.

 

[YforU]

Können wir die mal zusammen aufzählen? Mir kommt das ein wenig viel vor.

Zurzeit gibt es Renoir für 4-8 Kerne. Dali ist, soweit ich weiß 14nm. Nächstes Jahr sollen Cézanne, Lucienne und Van Gogh (Dali-Nachfolger) kommen, wobei Lucienne wahrscheinlich der gleiche Chip wie Renoir ist. Sind dann insgesamt 3 Chips, die in 7nm hergestellt werden.

Stimmt, Van Gogh kommt ja auch noch. Damit sind es dann 6 APU Designs da zwei für Microsoft und eins für Sony.

 

[Nagilum99]

Bei der nächsten großen Generation (DDR5 etc.) kann das aber schon wieder ganz anders aussehen. Ein IOD weniger und dafür ein APU Design mehr (16C) ist alles andere als unrealistisch. Um die 200mm2 sind nun wirklich kein Problem. Siehe AMDs Konsolen APUs, GPUs etc.

Erklärst du auch warum mit DDR5 das IOD wegfallen kann?

 

[YforU]

Nicht das IOD sondern ein IOD. Aktuell gibt es zwei. Das eine für Client Desktop und das andere für Enterprise (sowie TR).

2022 braucht AMD ein Design welches im mobilen Performance Segment (H) mehr als nur die heutigen 8C bietet. Eine IGP ist hier obligatorisch (Powermanagement). Also eine APU. Mit zwei bzw. drei APU Designs (4, 8 und 16C) ist ein IOD für AM5 überflüssig. Der wäre auch grundsätzlich nicht mehr so billig wie heute denn 14/12nm GF wird das kaum wieder werden sondern viel eher TSMC.

Als Beispiel ist der SoC der Xbox Series S mit 8C, fettem SI und immer noch recht großer GPU am Ende recht überschaubar. Sowas lässt sich ohne Probleme fertigen und dürfte bei AMDs heutigen Stückzahlen auch günstiger sein als ein vergleichbares MCM.

Solange der Prozess nicht totaler Mist ist oder große Teile in deutlichst älteren Prozessen hergestellt werden sind Chiplets erst bei größeren Designs mit vergleichsweise kleineren Stückzahlen sinnvoll.

 

[Colindo]

@YforU Du hast Recht. Mit Microsoft und Sony komme ich auch auf 5. 3 Im Laptop, 2 in den Xboxen und eins in der PS5.

 

[Nagilum99]

2022 braucht AMD ein Design welches im mobilen Performance Segment (H) mehr als nur die heutigen 8C bietet. Eine IGP ist hier obligatorisch (Powermanagement). Also eine APU. Mit zwei bzw. drei APU Designs (4, 8 und 16C) ist ein IOD für AM5 überflüssig. Der wäre auch grundsätzlich nicht mehr so billig wie heute denn 14/12nm GF wird das kaum wieder werden sondern viel eher TSMC.

Als Beispiel ist der SoC der Xbox Series S mit 8C, fettem SI und immer noch recht großer GPU am Ende recht überschaubar. Sowas lässt sich ohne Probleme fertigen und dürfte bei AMDs heutigen Stückzahlen auch günstiger sein als ein vergleichbares MCM.

Aktuell sehe ich auch im Notebook Segment für den Mainstream keinen "need" für 8+ Kerne. Abgesehen davon wird der Die-Shrink auf 5 nm ~2022 kommen und könnte dort auch die APUs treffen. Ein 16 Core APU Monolith ist sehr unwahrscheinlich und wäre wirtschaftlich eher ein Griff ins Klo. Realistischer dürften max. 10 - 12 Kerne sein. Ich bezweifle, dass AMD aber damit von den Chiplets für AM5 absieht. Das Konzept ist recht erfolgreich und bietet auch dort künftig ggf. 10 oder 12 Core CCDs. Mit 5 nm wäre wieder etwas Platz.

Die Mischung aus Wirtschaftlichkeit (Ausbeute durch Defekte und Menge der generell auf einem Wafer platzierbaren Chips) und dem Bedarf/der Zahlungsbereitschaft der relevant großen Märkte werden ganz klar gegen deine Lösung sprechen.

Im übrigen wurde auch schon erläutert, dass das kleinere Strukturen für die IO-Lanes nicht unbedingt hilfreich sind, weshalb es auch ein Argument Pro IOD ist, weiterhin damit zu arbeiten. Ggf. von 12 auf 7 nm o.ä. gesenkt - damit aber immer noch besser gelegen als mit 5.

 

[Hayda Ministral]

2022 braucht AMD ein Design welches im mobilen Performance Segment (H) mehr als nur die heutigen 8C bietet.

Sagt wer?

 

[YforU]

Sagt wer?

Sagt die Projektion denn die TGL-H Nachfolger werden mehr als 8C haben. AMD hat den Vorteil der besseren Fertigung und wird den solange möglich auch nutzen. Bei 5nm passen 8C mit etwas reduziertem L3 (APU) in 40mm2.

Das ist 2021-22 auch kein neuer Prozess mehr denn Apple bekommt seit nem halben Jahr Chips mit bis zu 120mm2. Dieses Jahr kommen sicherlich noch Designs jenseits von 200mm2 für MBPs etc. dazu.

Bezüglich Chiplets gegenüber monolithischer APU gibt es auch folgendes zu bedenken: Ersteres ist im Kontext des Client Desktops auch nur eine Variante von AMDs bisherigem Ansatz. Die Nutzung von Synergieeffekten bei Client Desktop und Enterprise. Das macht AMD seit weit über 10 Jahren so. Die Folge ist aber immer ein Kompromiss in beiden Bereichen. Dafür geringerer R&D Aufwand, Kosten etc. Die Ursache steckt in den Stückzahlen.

AMDs Volumen ist heute so hoch wie nie und Intel hat beispielsweise nicht zum Spaß seit Ewigkeiten alle Client CPU Designs mit IGP entwickelt. Anders formuliert: Je höher AMDs Marktanteil desto ähnlicher wird auch das Portfolio werden.

 

[Colindo]

Bei 5nm passen 8C mit etwas reduziertem L3 (APU) in 40mm2.

Da sprichst du aber vom Chiplet. Der Gegenspieler im Notebook wäre aber doch die APU, die nach deiner vorherigen Argumentation auch nicht in Chiplets aufgeteilt wird, eher im Gegenteil. Also sprechen wir von 200 mm² in N7, von denen in N5 mehr als 100 mm² bleiben. Ob man die APU dann mit weiteren Kernen vergrößert, sehe ich als unwahrscheinlich an. Eher denke ich, bei N5 wird man die Leistung pro Kern weiter verbessern und erst in einem weiteren Schritt in N3 bzw. N4 großflächig die Kernzahlen verdoppeln. 8 Kerne im Notebook gibt es erst seit 2020, da wird noch einige Zeit vergehen, bis es mehr geben muss.

Dass Intel einzelne Chips mit mehr als 8 Kernen anbietet, kann ja gut sein. Aber auch dabei sollten sie auf ihren 7-nm-Prozess warten, sonst werden die Notebookchips nur unnötig groß und teuer.