Penta-Level Cell: WD-Technikchef erwartet PLC-NAND nicht vor 2026

Während NAND-Flash inzwischen vier Bit pro Speicherzelle (QLC) erreicht hat, gibt es bereits Überlegungen zum nächsten Schritt: Bei Penta-Level Cell (PLC) werden fünf Bit pro Zelle gesichert. Noch ist die Technik aber nicht marktreif. Der Technikchef von Western Digital erwartet dies auch nicht vor 2026.

PLC für erste Segmente erst nach 2025

Auf der Bank of America Merrill Lynch 2021 Global Technology Conference hat Siva Sivaram, seines Zeichens President, Technology & Strategy bei Western Digital, auch Fragen zu kommenden Technologien wie PLC-NAND beantwortet. Seiner Ansicht nach wird die Umstellung von QLC auf PLC noch einige Jahre auf sich warten lassen. Erst in der zweiten Hälfte der laufenden Dekade, also nicht vor dem Jahr 2026, rechnet Sivam damit, „dass einige Segmente beginnen, 5 Bits pro Zelle zu erhalten“.

So I expect that transition will be lower -- slower, so maybe in the second half of this decade we are going to see some segments starting to get 5 bits per cell.

Siva Sivaram, President, Technology & Strategy Western Digital

Erste öffentlich bekundete, aber auch vorsichtige Überlegungen zum PLC-NAND mit 5 Bit von Seiten der Flash-Partner Kioxia und Western Digital hat es schon zum Flash Memory Summit 2019 gegeben. Später wurde die „Twin BiCS Flash“ genannte Speicherzellenstruktur für 3D-NAND mit kleineren Zellen und potenziell mehr Bit pro Zelle als möglicher Wegbereiter für PLC vorgestellt. Auch Intel hat schon PLC-NAND auf dem Zettel und ist sehr zuversichtlich, dass die eigene Floating-Gate-Architektur dafür besser als die Charge-Trap-Flash-Technik der Konkurrenz geeignet ist. Da Intels NAND-Sparte bald von SK Hynix übernommen wird, bleibt aber abzuwarten, wie der neue Besitzer darüber denkt.

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Wie schon beim Wechsel von SLC (1 Bit) auf MLC (2 Bit), dann auf das heute weit verbreitete TLC (3 Bit) und inzwischen vereinzelt QLC (4 Bit) bedeutet der Fortschritt bei der Speicherkapazität auch Nachteile. Für das Speichern von 5 Bit müssen bereits 32 Zustände in der Zelle unterschieden werden. Der Speichervorgang ist damit noch weitaus komplexer und fehleranfälliger als bei QLC-NAND. Je mehr Spannungslevel unterschieden werden müssen, desto mehr haben Controller respektive die Engines zur Fehlerkorrektur zu tun. Potenziell sinkt mit jedem weiteren Bit das Fenster für das Auslesen der Informationen und analog die Haltbarkeit.

Für 25 % mehr Kapazität wird „viel geopfert“

Western Digital geht das Thema PLC daher bisher vorsichtig an. Das Plus an Speicherkapazität beträgt von QLC auf PLC lediglich 25 Prozent, ist somit nochmals geringer als beim Schritt von TLC auf QLC. Letztlich bleibt abzuwarten, ob es sich lohnt, dafür die Nachteile in Kauf zu nehmen. „Um diesen Gewinn zu erzielen, müssen Sie viel opfern“, so Sivaram.

To get that gain you're sacrificing a lot, you need additional redundancy, additional ECC; so the net gain supposed to the performance loss may not be quite as desirable.

Siva Sivaram, President, Technology & Strategy Western Digital

	SLC	MLC*	TLC	QLC	PLC
Bit pro Zelle	1	2	3	4	5
Steigerung Kapazität	–	100 %	50 %	33 %	25 %
Zustände pro Zelle	2	4	8	16	32
Steigerung Komplexität	–	100 %
*eigentlich Multi-Level Cell, allgemein als Begriff für 2 Bit pro Zelle üblich

QLC mausert sich langsam, die Schwäche bleibt

Beim QLC-NAND hat es von öffentlichen Ankündigungen im Jahr 2015 gar nicht so lange gedauert, bis die Hersteller im Jahr 2018 ersten QLC-NAND präsentierten. Die erste Consumer-SSD mit QLC war die Intel SSD 660p mit dem seinerzeit noch gemeinsam mit Micron entwickelten QLC-Speicher.

Die Redaktion hat erst kürzlich mit der Intel SSD 670p (Test) einen Nachfolger getestet. Die Leistung der neuen QLC-Generation ist deutlich verbessert, doch bleiben große Schreibtransfers jenseits des SLC-Cache die Achillesferse von QLC. Mit PLC könnte die Schreibschwäche noch stärker ausfallen, was die möglichen Einsatzgebiete einschränken würde, für Archivzwecke aber denkbar wäre, wie es seinerzeit auch für QLC angedacht war.