News Alder Lake: Intel bestätigt weitere CPU-Konfigurationen und Details

@Discovery_1 Ob das die Probleme löst... Ich habe aktuell z.B. Freezes auf dem Surface Go 2, der Ryzen 2400G kam mir auch damals recht träge vor (das war der Hauptgrund für den Ryzen 3700X)

Das Surface hatte die Probleme seit dem Update auf 5.13, habe jetzt heute morgen 5.14 drauf gemacht, mal schauen ob es besser ist...

@Summerbreeze Ich würde bei dem System auch die Nvidia GPU raus schmeißen alleine schon weil man bei Problemen nie sicher sein kann ob es nicht am zusammenspiel Treiber <> Kernel liegt.
 
@AlphaKaninchen Mit meinem damaligen Core i5-3450 und der kleinen Asus GTX 1060 aus dem Zweitsystem hatte ich damals null Probleme mit Linux.
 
Freiheraus schrieb:
In einem Video kürzlich wurde von Robert Hallock bereits angedeutet, dass AMD nicht auf dieses Konzept angewiesen ist, da sie ihre üblichen CPU-Kerne bereits in Relation klein bzw. flächeneffizient Designen.
Ein Golden Cove Core entspricht platzmäßig 4 Gracemont Cores. Von dieser Ratio ist AMD meilenweit entfernt. Das ist der Grund, weshalb AMD Big.Little mit Zen 5 bringen wird. Es geht dabei auch nicht primär um Energieeffizienz, sondern Flächeneffizienz.

andr_gin schrieb:
Die Big Cores dürften 20% über Rocket Lake liegen, die Little Cores 20% unter Rocket Lake.
Selbst wenn der Mainthread wirklich 50% der Zeit auf einem Little Core läuft (was z.B. bei einem 12900K unter Win11 ja nur der Fall ist wenn auch wirklich durchgehend 16 Threads laufen), dann wird die Performance immer noch ca. auf Rocket Lake Niveau liegen.
Spieleperformance hängt immer stark davon ab, wie die Cores an z.B. den IMC angebunden werden, daher ist es quasi unmöglich von der Spieleperformance der Skylake Cores auf die Spieleperformance der Gracemont Cores zu schließen.
 
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Discovery_1 schrieb:
@AlphaKaninchen Mit meinem damaligen Core i5-3450 und der kleinen Asus GTX 1060 aus dem Zweitsystem hatte ich damals null Probleme mit Linux.
Ich sage auch nicht das es daran liegt, habe halt nur bei mir die Erfahrung gemacht das meine Linux Rechner deutlich besser laufen seit ich darauf achte keine extra Treiber zu brauchen. Da Intel und AMD inzwischen gute APUs und GPUs liefern sehe ich auch keinen Grund sich beim kauf auf Nvidia festzulegen...

PS: Zur APU weiß man eigentlich schon was die iGPU in Alder Lake kann?
 
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WinnieW2 schrieb:
Btw. welche Windows Server Version ist eigentlich kompatibel zu den ADL-CPUs?
Also entweder Windows Server 2022 oder erst ein zukünftiges Windows Server. Denn 2022 basiert im Kern noch auf Windows 10 21H2 und nicht auf Windows 11 21H2. Da ich bei "Was ist neu in Windows Server 2022" nichts zu Scheduling, etc. gelesen habe, wird es entweder per Update nachgereicht werden müssen oder es kommt erst mit dem nachfolgenden Server. Ich könnte mir durchaus vorstellen, dass der Consumer erst mal Versuchskaninchen spielt und die Server CPUs erst später auf bigLittle erst aufbauen werden. Vermutlich kommt ja dann 2024 die nächste Windows Server Version (vermutlich 2025, wenn die bei den 3 Jahren Unterschied bleiben bei der Namensvergebung) raus. Ist aber alles nur Spekulation bzw. (un)gesunder Menschenverstand von mir.
 
Fritzler schrieb:
Wenn die Erweiterung verbreitet ist werden die Optimierungen zunehmen.
... entweder hab ich mich falsch ausgedrückt oder du hast einfach den Beitrag nicht verstanden: Hier werden immer wieder bestimmte Erweiterungen - und darunter eben auch AVX-512 - als der heilige Gral der Leistung hingestellt und dann behauptet, dass ja dafür nicht optimiert wird, weil die Verbreitung fehlt, was aber in dem Fall einfach nur ein Teil des Puzzles ist und auch ein falsches Bild zeichnet.

AVX-512 wird in bestimmten Szenarien durchaus seine Leistung zeigen können, genau so wird es viele Szenarien geben, in der man die Rohleistung nicht mal im Ansatz nutzen kann, weil man durch Abhängigkeiten in den Daten überhaupt keine so großen Vektoren aufspannen kann. In solchen Szenarien würden dann eher mehr aber kleinere Vec-ALUs besser helfen usw.
WinnieW2 schrieb:
Die reine Rechenleistung von AVX-512 ist nur ein Faktor, ein anderer wichtiger Faktor ist die Energieeffizienz.
Doppelt so breite ALU, braucht auch ca. doppelt so viel Energie.
WinnieW2 schrieb:
Bringt AVX-512 mehr Rechenleistung pro Watt im Vergleich zu AVX-256, das ist ebenfalls von Bedeutung.
Das ist eher der springende Punkt und das hängt von einigen Faktoren ab und nein, in dem Fall ist das folgende von dir nicht das Problem:
WinnieW2 schrieb:
Bringt ja wenig wenn AVX-512 zwar pro Takt die doppelte Anzahl an Rechenergebnissen schafft aber dafür deutlich energiehungriger ist.
AVX-512 wird in der Regel genau soviel - eher etwas weniger - Energie benötigen als 2 * AVX-256, weil man sich bestimmte Sachen sparen kann. Es wird also in der Regel weniger Energie benötigen .

Das Problem ist aber, dass man eine AVX-512-Einheit auch füllen muss und da fängt halt das Problem auch an. Wenn die Vektoren zu "klein" für eine AVX-512 Einheit ist, dann benötigt die AVX-512 mehr Energie als eine passende Vektor-Einheit.

Was wiederum für AVX-512 spricht - gegen AVX(2) - ist die höhere Anzahl an Register, die sich dann wieder etwas positiv auf die Energiebilanz auswirkt, weil man weniger in die Caches und später in den RAM muss.

Freiheraus schrieb:
Ein IPC starker P-Kern gechillt @3,0+ GHz wird immer effizienter sein, sprich mehr Leistung pro Watt erbringen, als ein IPC schwacher E-Kern auf 3,5-4GHz.
Nur sollte es niemals zu genau zu so einer Situation kommen. Wenn es zu so einer Situation kommt, dann hat das Betriebssystem genauso versagt wie die CPU selbst.

Ein P-Kern mit entsprechend hoher IPC benötigt alleine durch die Menge seiner Schaltungen aber eine gewisse Grundspannung und ebenso auch eine gewisse Menge an Grundstromstärke. Viele Transistoren wollen auch versorgt werden und ja, ich weiß, dass man auch Schaltgruppen auch abklemmen kann, nur macht man das nicht so granular, weil es dann ein Komplexitätsmonster wird. Sobald eine CPU im C0 ist, ist der Kern vollständig aktiv und hat einen gewissen Grundverbrauch.

Ein E-Kern mit einer geringeren IPC und weniger Schaltungen braucht weniger Spannung und weniger Stromstärke, um überhaupt zu schalten und entsprechend, der Grundverbrauch ist also niedriger.

Und da kommt jetzt das, was entscheidend ist: Mit dem Grundverbrauch - sprich Spannung und Stromstärke - geht auch ein gewisser Grundtakt einher, es ergibt keinen Sinn den Takt "niedriger" anzusetzen, weil man nichts mehr sparen kann. Genau an dieser Stelle greift dann auch das Big.Little-Prinzip.

Es gibt Aufgaben, die muss man nicht auf einem IPC-Monster im C0/Pn laufen lassen, er verbraucht durch den Grundverbrauch dann immer noch mehr Energie als ein E-Kern im C0/Pn und die Aufgabe wird dennoch schnell genug erledigt.
Freiheraus schrieb:
Auch wenn der P-Kern etwas mehr Fläche benötigt, AMD hatte noch nie ein Problem damit für Produkte geringere Margen/höhere Kosten im Vergleich zur Konkurrenz in Kauf zu nehmen.
Etwas mehr Fläche? Hast du dir mal die Informationen zu den E-Kernen und P-Kernen bei Intel angesehen? Ein P-Kern belegt die Fläche, wie 4 E-Kerne und das ist dann nicht mehr nur etwas mehr Fläche, sondern genau die 4-fache Fläche.

Und da kommt halt dann ein entscheidender Punkt: Die E-Kerne sollen auf SkyLake-Niveau liegen und damit ist ein P-Kern ca. 44 % schneller als ein E-Kern, benötigt für diese 44 % aber die 4-fache Fläche.

Auf der Fläche eines P-Kerns hat man 4-Kerne, geht man nun auf eine MT-Anwendung und geht vom Optimalfall bei HT von 30 % aus, dann steht 4,0 gegen 1,9 bei der Leistung. E zu P-Kernen nur rechnerisch bei der IPC.

Es wäre interessant, wie die Energieaufnahme von 4 E-Kernen bei 3 GHz ist und ebenso eines P-Kerns und wie die Leistung am Ende dann aussieht, ich wage aber die Wette, dass die 4 E-Kerne in dem Fall dann effizienter sind als ein P-Kern.
Freiheraus schrieb:
Die 8 P-Kerne laufen an der Kotzgrenze um die schwächere Leistung der 8 E-Kerne auszugleichen, um mit den 16 P-Kernen im Sweetspot mithalten zu können. Zudem muss das Netzteil und die Kühlung bei 250 Watt größer dimensioniert werden.
Die 8-P-Kerne laufen am Limit, genauso wie die 8-E-Kerne, weil Intel aktuell keine "Niederlage" einstecken will und man so in den wichtigen Tests sich vor AMD setzten kann. AMD hat immer noch mit dem N7 von TSMC einen "Fertigungsvorteil" gegenüber Intel und Intel muss das ausgleichen.

Es reicht Intel nicht, dass sie im Single-Core mit 4,0 GHz vermutlich genauso schnell wären, wie AMD mit 4,8 GHz. Sie wollen vorne sein, also geht man auf 4,8 - 5,2 GHz. Es reicht ihnen auch nicht, dass sie bei gleichem Verbrauch vermutlich ca. 20 - 30 % in MT hinter AMD wären, sondern auch hier wollen sie aufschließen, also geht man an das Limit.

Und nein, der 16-Kerne von AMD läuft in so einem Vergleich auch nicht im Sweetspot, nur einfach nicht am Limit. Die Sweetspots liegen in so einem Fall oft eher niedriger. Nur um das zu ermitteln, müsste man ein paar Testreihen machen bei festgelegtem Takt und wann man für den Energieeinsatz die meiste Leistung bekommt.
 
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DevPandi schrieb:
AMD hat immer noch mit dem N7 von TSMC einen "Fertigungsvorteil" gegenüber Intel und Intel muss das ausgleichen.
Es gibt keinen Fertigungsvorteil gegenüber Intel 7.

DevPandi schrieb:
Es reicht Intel nicht, dass sie im Single-Core mit 4,0 GHz vermutlich genauso schnell wären, wie AMD mit 4,8 GHz. Sie wollen vorne sein, also geht man auf 4,8 - 5,2 GHz. Es reicht ihnen auch nicht, dass sie bei gleichem Verbrauch vermutlich ca. 20 - 30 % in MT hinter AMD wären, sondern auch hier wollen sie aufschließen, also geht man an das Limit.
Inwiefern geht man ans Limit? PL2 ist ja sogar gegenüber der Vorgängergeneration gesunken.
 
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bensen schrieb:
Naja, das wäre ja das was Intel heute mit Pentium und Celeron Silver hat. Nur mehr Kerne.
Es gibt eigentlich keinen Grund warum Intel das auch weiter oben bringen sollte. Hybrid hat nur Vorteile. Ich denke es werden 2+4 oder eher 2+8 werden. Wenn überhaupt was kommt.
Die Frage die sich für Intel stellt ist. Einen eigenen Chip für Pentium u. Celeron fertigen oder teildefekte Chips nutzen. Wobei sich die Frage stellt ob so viele teildefekte Chips anfallen dass Intel damit die Nachfrage an Pentium und Celeron CPUs abdecken kann.
Ergänzung ()

DevPandi schrieb:
AVX-512 wird in bestimmten Szenarien durchaus seine Leistung zeigen können, genau so wird es viele Szenarien geben, in der man die Rohleistung nicht mal im Ansatz nutzen kann, weil man durch Abhängigkeiten in den Daten überhaupt keine so großen Vektoren aufspannen kann. In solchen Szenarien würden dann eher mehr aber kleinere Vec-ALUs besser helfen usw.
Das kann ich so nachvollziehen.

DevPandi schrieb:
Doppelt so breite ALU, braucht auch ca. doppelt so viel Energie.
Bei gleicher Taktfrequenz, gleicher Betriebsspannung und gleicher Fertigungsstruktur, ja.
Ansonsten die selbe Anzahl an Rechenergebnissen bei halben CPU-Takt und das ist energieeffizienter, da der Energiebedarf bei CPUs nicht linear u. proportional mit der Taktfrequenz steigt.

DevPandi schrieb:
Das Problem ist aber, dass man eine AVX-512-Einheit auch füllen muss und da fängt halt das Problem auch an. Wenn die Vektoren zu "klein" für eine AVX-512 Einheit ist, dann benötigt die AVX-512 mehr Energie als eine passende Vektor-Einheit.
Richtig. Es müssen eine Mindestanzahl an Operanden mit demselben Befehl verarbeitet werden, ansonsten ist AVX-512 nicht effizient.

Intel hat mit den Advanced Matrix Extensions (AMX) ja bereits einen besseren(?) Nachfolger von AVX entwickelt.
 
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Da bin ich aber gespannt, wie die Leistung ist. Ob viele Entwickler sich extra wegen E-cores die Mühe machen und gewisse Arbeitsschritte extra zuweisen? Ich glaube nicht wirklich daran.
 
WinnieW2 schrieb:
Intel hat mit den Advanced Matrix Extensions (AMX) ja bereits einen besseren(?) Nachfolger von AVX entwickelt.
Keinen Nachfolger, denn eine Matrix-Extension ist etwas anderes als eine Vektor-Extension.

AMX ist eher mit den Tensore-Kernen von NVIDIA oder eben den NPUs vergleichbar bei anderen herstellern.
 
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WinnieW2 schrieb:
Die Frage die sich für Intel stellt ist. Einen eigenen Chip für Pentium u. Celeron fertigen oder teildefekte Chips nutzen. Wobei sich die Frage stellt ob so viele teildefekte Chips anfallen dass Intel damit die Nachfrage an Pentium und Celeron CPUs abdecken kann.
Die Frage stellt sich in meinen Augen nicht. Welchen Chip sollten sie denn dafür nehmen?
Da setzen die so viel ab, dass man dort nicht mit Silizium um sich schmeißt.
Ich tippe es kommt ein extra Die oder es bleibt da erstmal bei Comet Lake.
Ergänzung ()

ZeroStrat schrieb:
Es gibt keinen Fertigungsvorteil gegenüber Intel 7.
Das zeigt die welcher Test?
Die Gegenteilige Aussage ist genau so falsch. Aber ohne es getestet zu haben, gibt es rein gar keine Anhaltspunkte. Selbst mit Test kaum, da die Designs so unterschiedlich sind.
 
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bensen schrieb:
Das zeigt die welcher Test?
Die Gegenteilige Aussage ist genau so falsch. Aber ohne es getestet zu haben, gibt es rein gar keine Anhaltspunkte. Selbst mit Test kaum, da die Designs so unterschiedlich sind.
Das mit Tests abzudecken, ist schwierig wie du selbst sagst, weil die Archs sehr unterschiedlich sind. Daher muss man sich auf die Prozessparameter wie beispielsweise Gate Länge und Transistordichte "beschränken". Laut Intel soll eine 10% höhere Dichte gegenüber TSMC 7nm mit Intel 7 möglich sein. Ob das in der Praxis letztlich ausgenutzt wird, ist was ganz anderes.
 
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DevPandi schrieb:
Keinen Nachfolger, denn eine Matrix-Extension ist etwas anderes als eine Vektor-Extension.
Ok, das würde jetzt auf eine spitzfindige Diskussion hinauslaufen weil es da keine klare Trennung gibt.
Wichtig ist bei einer Implementation ob AMX eigene Recheneinheiten und Register benötigt oder ob sich AVX und AMX Funktionalität Recheneinheiten und Register teilen.
Ergänzung ()

bensen schrieb:
Die Frage stellt sich in meinen Augen nicht. Welchen Chip sollten sie denn dafür nehmen?
Da setzen die so viel ab, dass man dort nicht mit Silizium um sich schmeißt.
Ich tippe es kommt ein extra Die oder es bleibt da erstmal bei Comet Lake.
Bislang ist eine neue Generation oder Nachfolgegeneration der Pentium u. Celeron CPUs reine Spekulation, weil es bislang dazu Null Informationen von Seiten Intel gibt.
 
Zuletzt bearbeitet:
DevPandi schrieb:
AMD hat immer noch mit dem N7 von TSMC einen "Fertigungsvorteil" gegenüber Intel und Intel muss das ausgleichen.
Nö, da Alder Lake in Intel 7 Prozess gefertigt wird, dürfte an dieser Stelle sogar Intel einen Fertigungsvorteil haben. Erst im kommendem Jahr wird AMD vermutlich auf den N5 Prozess von TSMC umsteigen.
 
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WinnieW2 schrieb:
Ok, das würde jetzt auf eine spitzfindige Diskussion hinauslaufen weil es da keine klare Trennung gibt.
Nein, da braucht man keine spitzfindige Diskussion und es gibt da auch eine klare Trennung und die gibt es in dem Fall, weil die Vektor-Arithmetik in einer CPU ein Sonderfall ist. Während es bei Addition und Subtraktion nicht auffällt, fällt es bei Multiplikation und Division sehr wohl auf, denn ein [a1, a2, a3] * [b1, b2, b3] gibt es in der Vektorrechnung eigentlich nicht. Genauso wenig ein [a1, a2, a3] / [b1, b2, b3].

AMX bildet nun wirklich Matritzen Operationen an und obwohl wieder die Unterschiede bei Addition und Subtraktion sehr gering sind - so sind die Unterschiede bei Multiplikationen und Divisionen gewaltig zwischen der Vektor-Arithmetik in den heutigen Extensions und AMX.

Es gibt in dem Fall also sehr wohl eine klare Trennung zwischen Vektor-Arithmetik in einem Programm und der Matrix-Arithmetik, die nun auch bei AMX kommt.

Es macht nämlich einen ganz gewaltigen Unterschied ob man zwei Vektoren multipliziert, wie es die CPU macht, oder ob man zwei Matrizen multipliziert!

[a11, a12; a21, a22] * [b11, b12; b21, b22] wird anders berechnet als [a1, a2] * [b1, b2].
WinnieW2 schrieb:
Wichtig ist bei einer Implementation ob AMX eigene Recheneinheiten und Register benötigt oder ob sich AVX und AMX Funktionalität Recheneinheiten und Register teilen.
Nein, das ist in dem Fall keine Grundlage ob AMX ein Nachfolger ist oder nicht. Seit dem P6 - als Pentium Pro - gibt es bei Intel eigentlich keine klare Trennung mehr zwischen den Registern für den INT-Core und der FPU, sondern die Daten liegen in einem allgemeine allgemeinen Registerfile.

Die Befehle - egal ob jetzt x86 oder x87 oder SSEx/AVXx und nun auch AMX - kommen aus dem Decoder, dann werden die Register-Namen der Befehle "umbenannt" und "umsortiert" - besser auf die physischen Register im Register-File, abgebildet und im nächsten Schritt geht der Befehl ins Register-File, holt sich seine Daten und wird dann in die "Warteschlange" eingereiht und geht dann über den Port an die passende ALU und wird da berechnet.

Ob man dann die bestehenden Vektor-ALUs um notwendige Schaltgruppen erweitert um ggf. eine Matrix zu verarbeiten oder eine dedizierte ALU dahinter klatscht, ist dann wieder eine andere Sachen.

Register als auch ALU, das sind Implementationsfragen. Der primäre Unterschied besteht aber in der Weise, wie gerechnet wird und da kann AMX eben AVX nicht ablösen und Nachfolger werden, sondern beide Extension ergänzen sich.
 
@Weyoun Ich gehe davon aus das Linux auch geht, Intel hat einige Patches eingereicht und der Scheduler macht ja auch bigLITTLE auf den ARM Geräten.

Windows ist für mich ohnehin keine Option, Darktable muss laufen, eigenlich intressiert mich daher auch nur FP32 Leistung.
Der Ryzen 7 5800U hätte hier 2TFLOPS, der i7 1165G7 1,6 TFLOPS, wenn Alder Lake mehr hätte als der Ryzen wäre es intressant, beim Ryzen habe ich leider noch kein Notebook gefunden was zusagt, beim Lenovo Yoga Slim 7 gibt es leider keine 2TB+ Version.
 
ZeroStrat schrieb:
Daher muss man sich auf die Prozessparameter wie beispielsweise Gate Länge und Transistordichte "beschränken". Laut Intel soll eine 10% höhere Dichte gegenüber TSMC 7nm mit Intel 7 möglich sein.
Die Prozessparameter erzählen dir nicht wie effizient der Prozess ist.
 
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