News AMD Epyc 6th Gen: SOCAMM2-Support kommt bei AMD erst 2027 mit Verano

[Thukydides]

Du hast hast nichts übersehen, aber SOCAMM2 wurde dafür optimiert mehre Module nebeneinander anzuordnen während LPCAMM2 optimiert wurde ein Modul in einem Notebook unter zubringen.

Wobei wenn Du die Diskussion oben siehst noch unklar ist wie viele Module überhaupt nebeneinander sein können ohne dass die Signalqualität zu stark leidet.

Würde es denn dann nicht Sinn ergeben, einfach nur auf SOCAMM2 zu setzen? Dann müssen die Hersteller nicht zwei verschiedene Modultypen produzieren. Macht es doch einfacher und billiger oder?

Im Notebook nimmt man dann einfach immer nur ein SOCAMM2 Modul und in Servern eben mehrere.

 

[ETI1120]

Würde es denn dann nicht Sinn ergeben, einfach nur auf SOCAMM2 zu setzen? Dann müssen die Hersteller nicht zwei verschiedene Modultypen produzieren. Macht es doch einfacher und billiger oder?

Es ist sehr ernüchternd wie wenig Notebooks mit LPCAMM2 angeboten werden. Nachdem absehbar ist, dass die Masse des LPDDR5X Speichers in AI-Server wandert und sich dort SOCAMM2 etabliert, halte ich es inzwischen für ziemlich unwahrscheinlich dass sich LPCAMM2 noch durchsetzt.

Außerdem ist ein Dreiviertel Jahr vergangen seit LPDDR6 veröffentlich wurde und der LPCAMM2 Standard für LPDDR6 ist immer noch nicht draußen.

Ergänzung (16. April 2026)

Mir fällt hier gerade was auf bei dem Namen.... keine Ahnung, ob den Gedanken bei AMD jemand hatte, aber Verano wird dann ja gegen Nvidias Vera platziert. Also Vera? No!

Die Italien Tour von AMD wurde von Forrest Norrod initiert. Was ich von Forrest Norrod mitbekommen habe wäre es genau sein Humor die CPU Verano zu nennen weil NVIDIA Vera verwendet.

Ergänzung (16. April 2026)

Der Hauptvorteil besteht darin, dass die Kontaktfläche größer und daher die Signalqualität besser ausfällt.

Der Vorteil von CAMM ist es, dass mit einem höheren Anpressdruck als bei DIMM gearbeitet werden kann.

LPDDR SDRAM ist ein Formfaktor der eine hohe Kapazität auf kleinem Raum mitbringt. Bisher hatten die größen Packages 16 GB. Micron hat Packages mit 8 Dies je 4 GB angekündigt und SKHynix Packages mit 12 Dies je 2 GB angekündigt. Das heißt 24 GB und 32 GB Packages sind im Anflug. 48 GB wird wohl auch nicht ewig auf sich warten lassen.

 

[FrozenPie]

Bisher hatten die größen Packages 16 GB. Micron hat Packages mit 8 Dies je 4 GB angekündigt und SKHynix Packages mit 12 Dies je 2 GB angekündigt. Das heißt 24 GB und 32 GB Packages sind im Anflug. 48 GB wird wohl auch nicht ewig auf sich warten lassen.

48 GB Packages gibt es bereits und inzwischen auch 64 GB Packages (insgesamt also 192 bis 256 GB pro SOCAMM2 Modul): SOCAMM2: Micron packt jetzt 256 GB LPDDR5X auf ein Modul

Effektiv kann man damit inzwischen den Speicher auf (zumindest Mittelklasse-)Grafikkarten aufrüstbar machen. LPDDR6 mit 16.000 MT/s ermöglicht pro SOCAMM2 Module 256 GB/s, mit drei Modulen also 768 GB/s (was über den 640 GB/s einer 9700 XT liegt), bei wesentlich mehr Speicher (bis zu 768 GB).

 

[ETI1120]

Du vergisst, dass wir hier über Server reden, die keine liegenden SO-DIMM verbauen, sondern stehende Module mit aktuell bis zu 512 GB pro Riegel. Mehrere Sockel liegen sehr nah beieinander, was den Signallaufzeiten hilft.

Ein SOCAMM2 Modul ersetzt von der Breite des Speicherinterfaces 2 DIMMs

Allerdings kann SOCAMM2 von der Kapazität der Module nicht mit MRDIMM mithalten. Aber dank AI gibt es eben Anwenungsfälle für LPDDR5X und SOCAMM2.

Ergänzung (16. April 2026)

48 GB Packages gibt es bereits und inzwischen auch 64 GB Packages (insgesamt also 192 bis 256 GB pro SOCAMM2 Modul): SOCAMM2: Micron packt jetzt 256 GB LPDDR5X auf ein Modul

Stimmt hatte ich ganz vergessen.

LPDDR6 mit 16.000 MT/s

LPDDR6 ist erst Mal mit maximal 14400 angekündigt.

 

[FrozenPie]

LPDDR6 ist erst Mal mit maximal 14400 angekündigt.

Also laut dem JEDEC Press Release Deepdive erreicht LPDDR6 mit 14,4 Gbps bereits die doppelte Bandbreite von LPDDR5X mit 9,6 Gbps, da die Channelbreite von 16 auf 24 Bit angewachsen ist (Seite 12). Es sind also bei 14,4 Gbps bereits 307,2 GB/s für ein LPDDR6 SOCAMM2 Modul.

 

[STM64]

@FrozenPie
Das ist halt auch nur ein Taschenspielertrick.
Wenn man statt 8x16b jetzt 6x24b pro Modul hat, macht das für den Durchsatz keinen Unterschied.
Die Menge an Pins verändert sich dadurch ja nicht plötzlich.

LPDDR5 gab es z.B. sowohl mit 16b, als auch 32b Kanälen.

 

[alyk.brevin]

haben die mainboardhersteller eigentlich noch nicht mitgekriegt, dass man auf der rückseite nicht nur m.2 oder stromstecker verbauen kann, sondern auch ram? wird bei grafikkarten doch auch gemacht, damit der ram näher am chip ist.

 

[ETI1120]

Also laut dem JEDEC Press Release Deepdive erreicht LPDDR6 mit 14,4 Gbps bereits die doppelte Bandbreite von LPDDR5X mit 9,6 Gbps, da die Channelbreite von 16 auf 24 Bit angewachsen ist (Seite 12). Es sind also bei 14,4 Gbps bereits 307,2 GB/s für LPDDR6

Ich habe mir Deine berechneten Werte dar nicht angeschaut, weil LPDDR6 erst Mal nur mit 14,4 Gbps angekündigt ist.

Zu SOCAMM2 mit LPDDR6 liegt noch gar nichts vor. Im übrigen wird es genügend Anwendungen geben die nicht auf SOCAMM2 gehen.

 

[Nagilum99]

Ein SOCAMM2 Modul ersetzt von der Breite des Speicherinterfaces 2 DIMMs

MCR geht aktuell bis 8.800, künftig bis 12.800. Welches aktuell spezifizierte SOCAMM2 ersetzt 2 davon?

Ergänzung (16. April 2026)

Der Signallaufzeit ja. Die Übergangsimpedanz ist aber ein Problem. Gerade weil da im Sockel keine vernünftigen guard rails sind.

Erstaunlicherweise prügeln sie trotzdem bis heute immer mehr über die Sockel.
12.800 war vor wenigen Jahren "nur mit CAMM machbar".

Ergänzung (16. April 2026)

Nachdem du Gaming-PCs angesprochen hattest, dachte ich, dass wir damit auch in die Consumer-Richtung abgebogen sind. Daher dann mein Post.

Nein, das war nur ein Vergleich dazu, wie viel Bandbreite beim Server inzwischen pro Kanal geht/üblich ist und wo der Desktop steht.
AMD ist heute immer noch auf 5.600 spezifiziert, wohingegen im Server 6.400er RDIMM üblich sind.

 

[ETI1120]

MCR

MCR wurde von der JEDEC nicht übernommen, die JEDEC hat MR-DIMM zum Standard gemacht.

geht aktuell bis 8.800, künftig bis 12.800. Welches aktuell spezifizierte SOCAMM2 ersetzt 2 davon?

Breite: 128 bit bei SOCAMM vs 64 bit bei MRDIMM

Bei den Datenraten hat MRDIMM in der Tat einen gewaltigen Sprung nach vorne gemacht.

Je nach dem wie früh MRDIMM Gen 2 (12.800) verfügbar wird, könnte MRDIMM von der Übertragungsrate an LPDDR vorbeiziehen

Ich finde immer mehr Hinweise auf MRDIMM Gen3, das bis zu 17.600 gehen soll. Noch mit DDR5.

Ergänzung (17. April 2026)

Das ist halt auch nur ein Taschenspielertrick.

Es ist kein Taschenspielertrick.
Ein LPDDR6 Channel hat bei derselben Übertragungsrate im Vergleich zu LPDDR5X eine um 1/3 höhere Bandbreite.

Ein LPDDR6 Package hat bei derselben Übertragungsrate eine um 33 1/3 % höhere Bandbreite als die entsprechenden LPDDR5X Packages.

Ein System hat bei der Verwendung von LPDDR6 mit derselben Anzahl von Packages bei derselben Übertragungsrate eine um 1/3 höhere Übertragungsrate als bei LPDDR5X.

Natürlich kann man beim Design des Systems die Entscheidung treffen, dass man die zusätzliche Bandbreite nicht benötigt und dafür weniger Packages verbaut. Wenn man die Bandbreite nicht braucht, gibt es keinen Grund das vorerst teuere LPDDR6 zu verwenden.

LPDDR6 changes the minimum transfer size with Burst Length 24, a step up from LPDDR5’s BL16 baseline. Combined with wider DQ and higher per-pin rates, this enables effective bandwidth targets around 28.5 GB/s initially, with defined performance up to roughly 38.4 GB/s at 14.4 Gbps, depending on operating point and implementation. LPDDR6 also reduces sideband pins by integrating functions such as data bus inversion (DBI), masking, and other metadata directly into the DQ transfer rather than carrying them on dedicated DMI pins. That simplifies board design and reduces pin count, but it introduces overhead that must be accounted for when calculating delivered bandwidth. For a BL24 access, LPDDR6 transfers 288 total bits to deliver 256 bits of user data plus 32 bits of overhead, resulting in a payload efficiency of 88.9%. In practice, architects need to factor this efficiency into effective bandwidth and system-level throughput calculations, especially when comparing “raw” data rate claims across standards.

https://www.keysight.com/us/en/asse...-the-Next-Leap-in-LPDDR6-Low-Power-Memory.pdf

 

[Mr.Zweig]

Überzeugt mich alles bisher eher wenig. Die Module müssen in der Breite und in verschiedensten Größen verfügbar sein… wer soll das alles vorhalten können, in der „Speicherknappheit“… Wir werden sehen ob sich das durchsetzen wird. Entweder einer (nVidia) zieht das mit oder keiner.

 

[ETI1120]

Die Module müssen in der Breite und in verschiedensten Größen verfügbar sein…

Die Frage ist für wenn die verfügbar sein müssen.

wer soll das alles vorhalten können, in der „Speicherknappheit“

Die Module werden für die Systeme entwicklet die die Speicherknappheit mit verursachen.

Entweder einer (nVidia) zieht das mit oder keiner.

SOCAMM wurde von NVDIA initiiert. NVIDIA wird SOCAMM 2 in der Vera Rubin Plattform verwenden. Damit ist sichergestellt dass es einen Abnehmer gibt.

Es ist eine Lösung für AI-Server und deshalb ist es möglich dass sie nicht in den Client kommt.

 

[Nagilum99]

MCR wurde von der JEDEC nicht übernommen, die JEDEC hat MR-DIMM zum Standard gemacht.

Breite: 128 bit bei SOCAMM vs 64 bit bei MRDIMM

Ja, mein Fehler. AFAIK ist das aber ähnlich wie der Weg von CAMM zu CAMM2... technisch hat sich da nicht viel getan, das Ding brauchte mit Standard einen neuen Namen (oder so).

Mir ist klar, dass die Breite sich verdoppelt - ABER: Die Speichercontroller werden deswegen wohl kaum die doppelte Banbdreite bei gleicher Anzahl Kanälen haben. Damit müssten die Sockel-Kontakte noch mal explodieren. ;-)
Realistischer ist also: 2 DIMM -> 1 SOCAMM und da wären wir aktuell, wie du richtig erfasst hast, ohne Vorteil.

 

[ETI1120]

Ja, mein Fehler. AFAIK ist das aber ähnlich wie der Weg von CAMM zu CAMM2...

AFAIK gab es zwei Vorschläge einen von Intel und einen von AMD. Die JEDEC hat den von AMD übernommen.

Realistischer ist also: 2 DIMM -> 1 SOCAMM und da wären wir aktuell, wie du richtig erfasst hast, ohne Vorteil.

Was die Bandbreite anbelangt liegen die Wahrscheinlichkeit Sehr nahe zusammen.

MRDIMM hat eine klären Vorteil bei der Kapazität während SOCAMM2 einen klaren Vorteil beim Verbrauch hat.

SOCAMM2 passt besser zu Flüssigkeitkühlung und damit zu Ultrakompakten Systemen während MRDIMM besser zur Infrastruktur mit Luftkühlung passt.

Ich denke es ist Platz für beides.

Ergänzung (17. April 2026)

Ich bin übrigens in der Vorstellung eines Vortrags beim JEDEC Data Center Day im May über den Term LPMRDIMM gestolpert.

Allerdings habe ich nichts weiteres dazu gefunden.

 

[ETI1120]

Schau dir nochmal das Bild von Micron im Artikel hier an. Da sind es 8.

Als ich gestern Abend noch Mal ein paar Dinge gesucht habe, bin ich über Bilder der Vera CPU gestolpert,
Vera hat 8 SOCAMM2 je CPU, war mir vorher nicht bewusst:

https://developer.nvidia.com/blog/n...ce-bandwidth-and-efficiency-for-ai-factories/

Das ist alles ziemlich kompakt. Es hat sicher nicht die Speicherkapazität die mit DIMMs möglich wäre. Aber auf der anderen Seite, so kompakt 2 CPUs mit jeweils 1024 bit Speicherinterface. Ein SOCAMM Modul hat ungefähr 86 mm x 14 mm