An die Spezialisten, Fragen zur Grundstruktur der Hauptkomponenten

[Dome87]

Moin,

also ich wollte mal etwas genauer wissen, wie die Grundstruktur der Hauptkomponenten eines PCs so zusammenhängen. Ich kenne mich gut mit Hardware aus, nur fehlt mir dieses letzte tiefere Wissen.

Also nehmen wir mal an, ein PC ist folgendermaßen aufgebaut (Soll nen WESTMERE / Clarkdale darstellen z.B. nen i5 661 o.Ä.);



Meine Fragen für mein eigenes Verständnis dazu:

- Wofür der hohe QPI-Takt, wenn doch z.B. selbst großer RAM nur 1833MHz bietet? Oder spielen da die anderen Komponenten auch eine Rolle?

- Warum steht bei mir bei CPU-Z (hab nen i5 6xx) unter Speicher noch ein NB-Takt von 2400MHz, an welcher stelle meiner Zeichnung wäre der dann einzuordnen?

- Ist die Zeichnung vom Grundprinzip richtig? (Also dass es den Grundtakt BCLK gibt und die Fraquenzen an entsprechenden Verbindungen durch einen Multiplikator hergestellt werden?)

- Wie genau funktioniert das mit dem DDR-Ram? Also DDR3 1333 hat einen Takt von 667MHz, da an jeder "Flanke" Daten übertragen werden kommt man auf effektiv 1333Mhz. Was genau soll ich mir unter dieser "Taktflanke" denn vostellen?

- (nicht in der Zeichnung) wofür sind die Teile QUEUE und MISC im CPU-Kern?

- Warum öffnet sich gerade jetzt bei mir immer dann, wenn ich die Großschreibtaste drücke, der VLC-Player? Auch noch nicht gehabt, lol.

 

[JensS.]

Entgegen deiner Zeichnung hast du den QPI zwischen 'CPU' und IMC, PCIe-Controller (und ggf. GPU).
Bei den Taktraten müsstest du auch berücksichtigen, wie breit ein Datenwort jeweils ist (das weiss ich nämlich jetzt nicht für den QPI) - der Speicher wird ja im Dual-Channel mit 64 Bit Wortbreite angesprochen, der QPI war glaube ich schmaler ausgelegt, sodass dieser dann höher getaktet sein muss.

Der Northbridge-Takt dürfte der Takt für den IMC sein, zumindest wäre das sinnig.

Die Takte sollten alle über Multis aus dem BCLK abgeleitet werden, richtig.

Bei SDR hast du einen Referenztakt und immer wenn dieser den Zustand wechselt (meintwegen 0 -> 1) wird ein neues Datenwort auf den Datenbus geschickt.
Bei DDR wird dann bei 0 -> 1 und bei 1 -> 0 ein Datenwort angelegt, der Referenztakt bleibt allerdings gleich.
Wie das nun aber bei DDR2 weitergeht, da muss ich passen - das ist mir auch zu hoch...

 

[Dome87]

Ich hatte ja auch schon bei Wikipedia geguckt;

Ein QPI-Port besteht aus zwei unidirektionalen QPI-Links, für jede Übertragungsrichtung einen. Ein QPI-Link besteht aus 20 Leitungspaaren zum symmetrischen Übertragen von 20 Bits. QPI der ersten Version wird mit 2,4 bzw. 3,2 GHz getaktet und im DDR-Verfahren mit zwei Transfers pro Takt bzw. ein Transfer je Taktflanke betrieben, was eine Rate von 4,8 bzw. 6,4 Gigatransfer pro Sekunde (GT/s) ergibt. Ein Link mit 20 Leitungspaaren schafft 20 Bits pro Transfer, davon werden 16 Bit zum Übertragen von Daten und 4 Bit für Headerinformationen genutzt. Die Bandbreite eines QPI-Links lässt sich wie folgt berechnen:

Bei 2,4 GHz bzw. 4,8 GT/s:

* 4,8 GT/s · 20 Bit/T = 96 GBit/s bzw. 12 GByte/s (brutto Bandbreite)
* 4,8 GT/s · 16 Bit/T = 76,8 GBit/s bzw. 9,6 GByte/s (netto Bandbreite)

Bei 3,2 GHz bzw. 6,4 GT/s:

* 6,4 GT/s · 20 Bit/T = 128 GBit/s bzw. 16 GByte/s (brutto Bandbreite)
* 6,4 GT/s · 16 Bit/T = 102,4 GBit/s bzw. 12,8 GByte/s (netto Bandbreite)

allerdings verstehe ich sowas immer nur dann, wenn ich eine Art schematische Zeichnung dafür habe, kann ich baer nicht finden.

Also heißt das z.B. der QPI schafft 12,8 Gbyte/s, ein DDR3 1333 im Singel-Channel 10,6 GB/s, im Dual-Channel allerdings 21 GB/s

Quelle:

DDR3-1333 PC3-10600 166 MHz 667 MHz 1333 MHz 10,6 GB/s 21,2 GB/s

Dann wäre der QPI ja sogar zu klein?

Und der PCIe-Steckplatz hängt auch über QPI an der CPU?

 

[JensS.]

Das ganze ist, mal arg zusammengekürzt, eine Vollduplex-Verbindung mit 9,6GB/s Bandbreite pro Richtung - die Details, wie das aufgebaut ist, sind ja eher nicht so wichtig für dein Schema.
Wie das ganze in eine Zeichnung aufzudröseln wäre, da hätt' ich keine tolle Idee.


Dass der QPI die Speicherbandbreite begrenzt ... öhm, ja, liest sich glatt so.

Die PCIe-Anbindung hängt da ebenfalls noch mit dran, jupp.

 

[Dome87]

Dann stimmt entweder etwas mit der Rechnung nicht, oder der QPI ist Müll, wenn er wirklich limitiert.

Details, wie das aufgebaut ist, sind ja eher nicht so wichtig für dein Schema

Doch, schon, wollte am Ende ein "richtiges" Schema erstellen.

Wegen Queue und Misc, weis da noch jemand etwas zu?

Oder auch das MCP-Interface?

Danke für die Antworten

 

[JensS.]

Wikipedia ... gutes Stichwort übrigens

http://de.wikipedia.org/w/index.php...ndale_Schema.png&filetimestamp=20100123110836 Hier hast du, wie der QPI dazwischenhängt.
Eigentlich müsstest du das in die 2 Verbindungen aufteilen, einmal von der CPU abgehend und einmal zur CPU hin- aber sonst hätt' ich da wenig hinzuzufügen...

 

[Dome87]

also laut der Zeichnung ist zwischen dem Speicher und dem Controller gar kein QPI? Und wie kann die NB (Controller) mit 2400MHz takten, wärend der QPI mit 3200MHz läuft? Irgendwo hab ich nen Denkfehler oder mir fehlt diesbezüglich eine logische Einheit im Hirn

Na, weis keiner weiter was?