Denahar
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@Ned: Nein, nur die Gates und andere kritische Strukturen. Der überwiegende Rest wird mit viel größeren Overlay-Toleranzen belichtet (sonst würde man gar nicht die aktuellen Ausbeuteraten erzielen).
@Killermuecke: ich würde es mir wünschen, wenn es so kommt, wie du geschrieben hast. Aber ein Jahr hinten dran zu sein ist schon recht heftig.
Nehalem (Core i7) kommt doch dieses Jahr, mehr war ja auch nie angekündigt gewesen.
IBM hat, wie andere auch, 22nm testweise hinbekommen. Die Frage ist aber eher, wann der Prozess serienreif ist. Hier ist ja bekanntlich ein großer Schritt zu erwarten von der Immersions-Lithographie zur EUV-Lithographie (respektive Nano-Imprint). Nichts dergleichen ist aber nur annährend serienreif.
@riDDi: da ich einige Zeit in der Halbleiter-Tool-Industrie gearbeitet habe, kenne ich mich mit den Lithographie-Prozessen recht gut aus. Die erzielte Strukturbreite ist *nicht* das Maß, dass das Lithographie-Tool per Definition schafft sondern der minimale Overlay-Fehler um reproduzierbar funktionierende Strukturen zu erzeugen.
Es kann also mit einem Tool verschieden "genau" belichtet werden; wobei der technische Aufwand, der Yield und die Kosten umgekehrt überproportional mit erreichbaren minimalen Strukturbreite steigen.
Aber zur Ausgangsfrage: die Platzersparnis bzw. die relative Die-Größe hat viel mehr mit dem Design und der Architekturentwicklung zu tun als mit einem Technologie-Shrink.
@Killermuecke: ich würde es mir wünschen, wenn es so kommt, wie du geschrieben hast. Aber ein Jahr hinten dran zu sein ist schon recht heftig.
Nehalem (Core i7) kommt doch dieses Jahr, mehr war ja auch nie angekündigt gewesen.
IBM hat, wie andere auch, 22nm testweise hinbekommen. Die Frage ist aber eher, wann der Prozess serienreif ist. Hier ist ja bekanntlich ein großer Schritt zu erwarten von der Immersions-Lithographie zur EUV-Lithographie (respektive Nano-Imprint). Nichts dergleichen ist aber nur annährend serienreif.
@riDDi: da ich einige Zeit in der Halbleiter-Tool-Industrie gearbeitet habe, kenne ich mich mit den Lithographie-Prozessen recht gut aus. Die erzielte Strukturbreite ist *nicht* das Maß, dass das Lithographie-Tool per Definition schafft sondern der minimale Overlay-Fehler um reproduzierbar funktionierende Strukturen zu erzeugen.
Es kann also mit einem Tool verschieden "genau" belichtet werden; wobei der technische Aufwand, der Yield und die Kosten umgekehrt überproportional mit erreichbaren minimalen Strukturbreite steigen.
Aber zur Ausgangsfrage: die Platzersparnis bzw. die relative Die-Größe hat viel mehr mit dem Design und der Architekturentwicklung zu tun als mit einem Technologie-Shrink.