News Flash-Speicher: BiCS4-QLC-NAND erreicht 1,33 Terabit pro Chip

[LamaMitHut]

Jepp. In eine eierbox mit 4 plätzen passt auch nur ein ei mehr rein, als in eine box mit 3 plätzen. Welche farbe die eier nun haben, ist dabei relativ egal.

 

[Holt]

Dieser Wert sollte sich doch mit jedem Bit mehr verdoppeln.

Nein, es verdoppelt nur die Anzahl der Ladungszustände die es zu unterscheiden gilt, nicht aber die Anzahl der Bit pro Zelle, die eben von 3 bei TLC auf 4 bei QLC steigt. Die Verdoppelung der Kapazität bei gleicher Anzahl an Zellen gab es beim Wechsel von 1 bpc (SLC) auf 2 bpc (MLC) und damit im Prinzip eine Halbierung der Kosten, da man für die gleiche Kapazität nur noch halb so viele Zellen braucht. Beim Wechseln auf 3bpc (TLC) hat man nur noch 50% mehr Kapazität bei der gleichen Anzahl an Zellen und damit ein theoretische Einsparpotential von 33% und nun mit QLC gewinnt man gegenüber TLC eben nur noch 33% an Kapazität, was dann eben zu einem maximal Einsparpotential von 25% führt. Da man ja aber mit mehr bpc auch mehr ECC braucht und auf den Dies ja nicht nur die Speicherzellen sind, erreicht man diese theoretischen Einsparpotentiale eben in der Praxis nicht, wenn QLC dann 20% billiger wird als TLC dürfte dies schon viel sein.

 

[Kinkerlitzchen*]

Welchen Buchstaben will man eigentlich verwenden, wenn man 5 Bit pro Zelle mit 32 Ladungsleveln () in Angriff nimmt? Denn das Q ist schon vergeben...
Bereits das M anstelle des D bei MLC war mir suspekt.

 

[Wattwanderer]

Ich habe keine Sorgen, dass die schwer arbeitenden Menschen in der Marketingabteilung etwas finden.

Vor vielen Jahrzehnten habe ich mich auch mal gefragt was nach Super und Hyper kommen mag. Nach "Doppelsuper" konnte ich nur den Hut ziehen vor so viel Einfallsreichtum.

 

[Holt]

Welchen Buchstaben will man eigentlich verwenden, wenn man 5 Bit pro Zelle

P, mit 5 bpc wird es dann PLC sein.

 

[Wattwanderer]

Wobei das Problem mit dem Anfangsbuchstaben nach wie vor ungelöst ist weil die Griechen beschlossen hatten zweimal Hs aufeinander folgen zu lassen.

Es sei denn natürlich die Halbleiterindustrie sagt sich, klotzen statt kleckern und überspringt sieben BIT pro Zelle.

 

[Kinkerlitzchen*]

Dann wechselt man halt wieder ins Latein und hat dafür ein S zur Verfügung.

 

[Thukydides]

Glaubt ihr echt es wird noch mehr als 4 Bit geben? Kann ich mir ja kaum vorstellen.

Mir ist immer noch nicht klar warum man mit 4 Bit nicht 16 Werte darstellen kann. 4 Bit und 16 Spannungszustände heißt doch eben genau das man eine Zahl von 0000 - 1111 darstellen kann und das sind dann eben 16 verschiedene Werte und dabei müsste dann auch 100% mehr Kapazität im Vergleich zu TLC herauskommen bei dem der Wertebereich dann 000 - 111 sein müsste.

Wäre echt cool wenn mir das mal jemand mathematisch erklären kann, denn ich finde es echt rätselhaft.

 

[Holt]

Also ich glaube nicht das es noch mehr als 4 Bit pro Zelle geben wird, denn erstens könnte man durch noch mehr Bit pro Zelle (bpc) kaum noch Zellen einsparen, bei 5bpc wären es theoretisch noch 20%, aber weil man dann auch mehr ECC braucht, werden es praktisch weniger sein. Außerdem wäre es noch langsamer, aber entscheidend dürfte sein, dass man dann sehr limitiert wäre was die Verringerung der Größe und Abstände der Zelle ist und damit dem was wahrscheinlich viel mehr Kostensenkungspotential bietet. An QLC wurde ja schon vor über 10 Jahren gearbeitet, nur haben eben die Shrinks, also die Verkleinerung der Zellen und ihrer Abstände, dies damals unmöglich gemacht und erst mit den nun durch die 3D NANDs wieder deutlich vergrößerten Zellen machbar geworden.

Es kommen zwar bei QLC gegenüber TLC 100% mehr Ladungszustände raus, aber eben nicht eben nur 33% mehr Speicherkapazität, da die Anzahl der Ladungszustände in der Zelle 2^bpc ist, also 2^3 = 8 bei TLC und 2^4 = 16 bei QLC, gespeichert werden damit pro Zelle nur jeweils 3 bzw. eben 4 Bits. Jedes Bit kann zwei Zustände haben, 0 oder 1 und daraus ergibt sich eben die Formel für 2^bpc Ladungszustände in der Zelle.