News Nvidia Kyber: Probleme verzögern Scale-out-Rack-„Monster“ wohl bis 2028

[sikarr]

Wie loetet man so ein Monstrum ueberhaupt und kann man sich sicher sein, das Loetzinn ueberall hinkommt wo man es braucht?
Und dann noch, wenn Verbinder auf beiden Seiten sind? Einfach ins Loetbad kannste das Teil dann jedenfalls nicht tauchen.

Ich könnte mir vorstellen das die das PCB "backen" halt entsprechend niedrige aber längere Temperatur das die Hitze halt das ganze PCB durchdringen kann ohne das die Ecken und Ränder wegfackeln.

 

[jo192]

Gehen deswegen AMD-Aktien heute 7% hoch?

 

[Skysnake]

Stellt euch mal vor da ist auch nur ein Pin verbogen...

Dann wirfst du die Backlplane weg. Genau wie bei den DGX Systemen. Oft genug dann auch inkl GPUs weil die SXM Connectoren (Mezzanine) so empfindlich sind bzw die GPUs an sich.

@theGucky ich vermute, dass sich einzelne Ports da auch ausbauen und tauschen lassen .. also Modular ..
aber an sich bei allem was so komplex (und teuer!!!) ist - ja absoluter Albtraum

Nö, das Ding wirfst du weg und bei den Anzahl an Steckverbindungen kannst du davon ausgehen dass dabei von den Blades auch eins hips geht.

Ihr müsst euch mal die Datenblätter von so high End Mezzanine Steckern geben. Da sind die mean time between failure raten teils im einstelligen Bereich was die Steckzyklen an erlangt.

Das ist einfach nur richtig hässliches Zeug.

 

[Bon3]

The Return of the Bladecenter, jetzt auch für GPUs
bei der menge an Connectoren willst du das nicht mit Kabeln machen.
Die Kühlung von dem Monster mit der Dichte muss die nächste Hölle sein.

 

[Necareor]

Ihr solltet SemiAnalysis wirklich nicht als Quelle nehmen, dieser Laden steht aktuell unter Verdacht, Marktmanipulation mittels Fakenews zu betreiben.

NVIDIA hat bereits widersprochen:
https://seekingalpha.com/news/4611750-nvidia-rises-as-it-refutes-report-of-next-gen-delay

 

[Volker]

Artikel-Update: Mittlerweile hat Nvidia die in dem Bericht von SemiAnalysis behauptete Verspätung der Kyber-Racks dementiert. „Unsere Roadmap ist intakt“, lautet das kurze Statement eines Nvidia-Sprechers gegenüber Seeking Alpha. Wer am Ende Recht behält, wird die Zeit zeigen.

 

[LamaMitHut]

Nvidia hat nen Ruf zu verlieren, die andere Seite muss das ganze halt nur nicht mehr erwähnen, und niemand wird sich daran erinnern.

Wessen Wort glaube ich hier nur?

 

[w0mbat]

Bisher hatte SemiAnalysis meist Recht. Und "roadmap ist intakt" kann viel heißen

 

[stefan92x]

Nvidia hat nen Ruf zu verlieren, die andere Seite muss das ganze halt nur nicht mehr erwähnen, und niemand wird sich daran erinnern.

Wessen Wort glaube ich hier nur?

SemiAnalysis lebt davon, recht zu haben. Deren Kunden werden sich genau an Fehler erinnern.

 

[LamaMitHut]

Okay. Wusste nicht, dass deren Reputation so gut ist...

 

[Necareor]

@LamaMitHut Ist sie nicht, oder eher: nicht mehr.
Strichpunkte MNPI-Vorwurf, FluidStack oder CPO-Manipulation vor ETF-Start.

Es ist halt immer schwierig, wenn der Chef einer Research Firma mit Einfluss nicht nur Journalist, sondern selbst großer Investor ist.

 

[syfsyn]

Von gpu chip designer zum Server Anbieter. jensen huang denkt gar nicht mehr über die im Grunde basis cuda nach.
Was nebenbei mittels Aufkauf von agaia zustande kam der Ursprung von physx was die basis ist das man Programme auf der gpu ausführen konnte
Das ging bis 2008 gar nicht und kam mit der ersten Kit 2010 und fermi heraus.
Kepler 2012 war dann der start des Aufstiegs in Programme auf cuda laufen gekommen was bis heute zu ai Beschleunigung was post process ist, sogar die chipdesigns bestimmt hat.
Ein ad102 braucht keine 96mb cache ebenso wie der gb202 mit 128mb
GPU sind lineare Prozesse hängt zu 90% von der cpu und pcie link zusammen
Der Bruch kam mit ad102 den der letzte gaming chip war ga102 mit nur 16mb cache für faktisch 96sm nur 82 nutzbar so schlecht war samsung sf8 node ein n10 Derivat der ne katastrophale yield hatte bis zu 0,4 per mm²
tsmc n5 wäre mit gleicher Architektur Ausbau also 2mb per gpc die der cache nur verdoppelt worden mit passender doppelten alu
Aus derzeit ad102 609mm² 12 mal 12sm a128 alu faktisch physisch 80fp32 +16 fp32 per software 8 fp32 unter dx11 dx12 nutzbar.
ein theoretischer ad202 mit 288sm 48mb L2 hätte 697mm² chipgröße gehabt. in n3 sogar nur noch 535mm²
man muss sich klarmachen das AI seit 2022 der Fokus für nvidia ist und das war vor dem boom
Die Wette die jensen einging ist aufgegangen . Alles auf ai zu setzen
Man hätte zwei chips designen können was mit hopper 2020 auch getan wurde nur hat samsung komplett versagt.
Der sf4 node brauchte zu lange und heute ist dieser nur knapp an tsmc n7 perf. dran
sf3 wurde bisher auf Halde geparkt man kommt an tsmc n2 nicht vorbei maximal für wird der node auf level von n5 kommen
Das sind mal locker 60% Rückstand die Ursache ist samsung unternehmensplan Korea hätte eingreifen müssen und das Unternehmen verstaatlichen müssen. Und in die Forschung von high end nodes fördern.
Tsmc ist ein Staatsunternehmen mit faktisch unendlich geld.

neue Fertigung braucht Jahre um ans laufen zu kommen der nächste Durchbruch sind bismut Halbleiter und etwas näher bspd das dürfte um 2028 an marktreif werden für tsmc
2030 eventuell bei intel
Samsung ist da komplett raus.
bismut vermutlich erste Fabriken ab 2034 2035

Die Speicherkrise die noch bis Anfang 2028 reichen wird wird dann die ramkosten sich Ver-achteln und somit auch die Kapazität in normalen build auf doppelte hinauslaufen was dann 64-192gb werden das ist von Bedeutung da ab feynman und amd udna alles auf ddr6 basiert.
Dgpu wie ich schon zigmal beschrieben habe wird es nicht mehr geben, der Zug ist weg.

Ein kleiner Hinweis ai ist gerade am sterben da die Börse merkt das da kein Geld zurückkommt.
Das gute an ipo ist das zahlen wichtig werden und wenn jetzt das Risikokapital aus den startups hinausgeht sagt das viel aus somit ist die nachfrage an ram ab ende 2027 komplett weg.
Das laufende Kartell verfahren wird ab Herbst dann für fallende preise sorgen
Das dürfte die preise deutlich früher sinken lassen als von vielen gedacht war.


Mein rat derzeit warten, für dgpu braucht es neue chipdesigns. nvidia ist da komplett weg bis man zum Nachfolger von feynman was neues in a12 hat. +- 2030
amd wird komplett auf apu setzen und kann notfalls in n3 dgpu bauen mit rdna4 in multichip design.
Das bedingt aber eine nachfrage in Serverbereich, das ist aber noch offen.

Es sind wilde Zeiten das gute ist, man kommt endlich zum Abbau vom Berg der Schande. Ne neue cpu mit mehr ram auf am5 hätte ich mir gern gegönnt aber nicht zu den preisen

 

[=dantE=]

Zudem gibt es bei den hohen Frequenzen von PCIeGen6 und NVlink massiv "skin effekt"

Genau das Schoß mir beim Lesen auch durch den Kopf: SIGNALQUALITÄT?!?

Wenn ich auf 1cm ü70 Layer habe, und darüber hohe Frequenzen mit durchaus hoher Leistung (im Verhältnis), was kommt da noch fehlerfrei an, und wie kompensiert man das?

Wahnsinn!

Würde gern mal bei den Ingenieuren Mäuschen spielen.

 

[F4T4L1TYftw]

Würde bei unseren Gpus bestimmt das durchbiegen mindern😅🤣

 

[Sebbi]

Nvidia hat nen Ruf zu verlieren, die andere Seite muss das ganze halt nur nicht mehr erwähnen, und niemand wird sich daran erinnern.

Wessen Wort glaube ich hier nur?

genau und darum geht Nvidia auch jetzt auch "Tauschhandel" ein, über um ihre Verkaufszahlen künstlich hochzuhalten.

https://www.heise.de/news/Nvidia-ve...r-jetzt-gegen-Umsatzbeteiligung-11355200.html

scheint wohl mehr Schein als sein zu sein bei Nvidia wie immer

 

[S.Kara]

scheint wohl mehr Schein als sein zu sein bei Nvidia wie immer

Es gibt wohl kaum ein Unternehmen welches so dermaßen abliefert wie Nvidia.

Zu deinem verlinkten Artikel: Nvidia kann die freien Kapazitäten zurückkaufen weil sie diese wiederum weiterverkaufen können. So sinkt das Risiko für die Käufer und Nvidia macht doppelt Profit.

 

[davidzo]

Da muss dann theoretisch auch nicht alles durchkontaktiert sein, das kann ja der Pin des Verbinders uebernehmen.

Normalerweise kontaktiert man über die Vias durch. Das heißt Kupferrörchen die da über Elektroplating angebracht werden. Das funktioniert in der Dicke aber nicht mehr zuverlässig. Eingelötete stifte o.Ä. wie die vom Connector haben das problem dass sie durch alle layer gehen, also massiv Platz verbrauchen. Das kann nicht der Sinn der vielen Layer sein.

Aber dann stellt sich auch die Frage: Wie loetet man so ein Monstrum ueberhaupt und kann man sich sicher sein, das Loetzinn ueberall hinkommt wo man es braucht?

SMT auf der Oberfläche sollte kein Problem sein und Through hole wellenbad durch den Kapillareffekt eigentlich auch nicht.

IBM verwendet jedenfalls auch bereits 50+Layer in ihren mainframes als mainboards. Theoretisch also kein problem. Kann sein dass Nvidia sich aber mit 72 layern und der Dicke etwas aus dem fenster gelehnt hat. Die Dicke, also physischer Abstand bringt halt ggf. was gegen Crosstalk.
Bei IBM sieht das dünner aus: https://www.servethehome.com/the-ibm-z17-mainframe-brings-ai-with-telum-ii-and-spyre/

Genau das Schoß mir beim Lesen auch durch den Kopf: SIGNALQUALITÄT?!?

Wenn ich auf 1cm ü70 Layer habe, und darüber hohe Frequenzen mit durchaus hoher Leistung (im Verhältnis), was kommt da noch fehlerfrei an, und wie kompensiert man das?

ich gehe stark davon aus dass jeder zweite Layer einfach shielding ist, also Ground-plane und entlang der signal wires mit vielen Vias an den jeweils nächsten shielding layer geknüpft ist. So macht man das jedenfalls in klassischem HF Design.

 

[sikarr]

@syfsyn Danke für den ausführlichen Beitrag, aber ganz ehrlich, der ist grausam zu lesen, solltest du nochmal überarbeiten.

 

[=dantE=]

So macht man das jedenfalls in klassischem HF Design.

Mit an Sicherheit grenzender Wahrscheinlichkeit.
Hätte gern mal ein wenig mehr technische Dokumentation diesbezüglich gesehen. Aber da kommt man in der Regel ja nicht so ohne weiteres ran.

Schade.

 

[Skysnake]

Normalerweise kontaktiert man über die Vias durch. Das heißt Kupferrörchen die da über Elektroplating angebracht werden. Das funktioniert in der Dicke aber nicht mehr zuverlässig. Eingelötete stifte o.Ä. wie die vom Connector haben das problem dass sie durch alle layer gehen, also massiv Platz verbrauchen. Das kann nicht der Sinn der vielen Layer sein.


SMT auf der Oberfläche sollte kein Problem sein und Through hole wellenbad durch den Kapillareffekt eigentlich auch nicht.

IBM verwendet jedenfalls auch bereits 50+Layer in ihren mainframes als mainboards. Theoretisch also kein problem. Kann sein dass Nvidia sich aber mit 72 layern und der Dicke etwas aus dem fenster gelehnt hat. Die Dicke, also physischer Abstand bringt halt ggf. was gegen Crosstalk.
Bei IBM sieht das dünner aus: https://www.servethehome.com/the-ibm-z17-mainframe-brings-ai-with-telum-ii-and-spyre/
Anhang anzeigen 1744395


ich gehe stark davon aus dass jeder zweite Layer einfach shielding ist, also Ground-plane und entlang der signal wires mit vielen Vias an den jeweils nächsten shielding layer geknüpft ist. So macht man das jedenfalls in klassischem HF Design.

Davon ist auszugehen.

Was man aber beachten muss ist die Größe des PCBs. Das wird hier vermutlich ein gutes Stück größer sein als bei IBM. Und die Stecker sind halt auch ne andere Hausnummer. Bei so vielen Kontakten drückst du ganz schön aufs PCB drauf. Kann gut sein das Sie damit auch Probleme haben.

Im Prinzip aber auch egal, was Ihnen Probleme bereitet. Man sollte nicht immer gleich in die Vollen gehen sondern iterativer dran gehen. Davon haben alle im Betrieb deutlich mehr.

Ganz ehrlich. Selbst wenn ich mir in der Firma son Ding leisten könnte würde ich es nicht nehmen so lange ich davon nicht gleich ein paar Dutzend dastehen habe. Dafür habe ich einfach zu viele schlechte Erfahrungen mit dem Support von DGX Kisten gehabt wie Tage und Wochen, wenn nicht gar Monate auf ner Reperatur gewartet haben wegen Ersatzteilen...

Das macht echt keinen Spaß. Es darf einen also nicht. Jucken wenn so ein Ding mal ausfällt fü3 nen Monat...

Mit an Sicherheit grenzender Wahrscheinlichkeit.
Hätte gern mal ein wenig mehr technische Dokumentation diesbezüglich gesehen. Aber da kommt man in der Regel ja nicht so ohne weiteres ran.

Schade.

Lese einfach ein Buch über Analog bzw HF Design. Auf PCB Ebene gibt es da an sich nichts Neues seit ewigen Zeiten.