Synchrone/asynchrone Systeme

[Vido2411]

Hallo Community,

ich bin Student und beschäftige mich gerade mit dem Mainboard am PC. Ich habe mir die Architekturen (Bridge, Hub, PCH) angesehen und bei einer Frage bin ich mittlerweile schon so verwirrt, dass ich mich vorne und hinten nicht mehr auskenne. Vielleicht kann mir der eine oder andere Profi helfen:

War die Bridge-Architektur ein synchrones oder ein asynchrones System? Mit System spreche ich nur vom Hauptfluss (CPU-Northbridge-RAM-Grafikkarte-Southbridge), die Peripherie (z. B. USB) spreche ich nicht an.

Ich frage weil ich diverse Definitionen gelesen habe, z. B.:
1. Ein System ist synchron, wenn alle Teilnehmer nach denselben Takt (z. B. 100 MHz) arbeiten.
2. Ein System ist synchron, wenn es eine zentrale PLL gibt, von der alle Basistakte erzeugt bzw. abgewandelt sind. Das bedeutet nicht, dass alle Teilnehmer im System mit denselben Takt arbeiten, aber die Take stehen in einem festen Verhältnis zueinander - bspw. 100 MHz, 66 MHz, 33 MHz.
3. Ein System ist synchron, wenn jeder Baustein eine physische Taktleitung zum Taktgenerator hat. Zur Bridge-Ära (Northbridge, Southbridge) waren die CPU, die Northbridge, der RAM, die Grafikkarte und die Southbridge alle über eine separate, physische Taktleitung mit dem Taktgenerator verbunden.
4. Ein System ist dann synchron, wenn sich die Taktflanken der Bausteine in periodischen, wiederkehrenden Punkten überlappen. Das bedeutet, dass die Taktfrequenzen zwar verschieden sein können, aber die Taktflanken des schnelleren Takts müssen immer mit der Taktflanke der langsameren Takte überlappen (bspw. beträgt die schnelle Taktfrequenz 100 MHz und die langsame 50 MHz - dann überlappen beide Taktflanken bei 10ns). Es kann auch zu einem Phasenversatz zwischen den Taktflanken der Bausteine kommen, solange aber dieser Phasenverzug konstant ist, ist das System synchron, weil dadurch das System deterministisch und vorhersehbar ist.

Was stimmt nun?
Ich tue mir mittlerweise sehr schwer zu verstehen was genau synchron/asynchron ist und vor allem auf was sich das bezieht: auf zwei kommunizierende Bausteine (bspw. CPU-RAM), auf den Bus zwischen zwei Bausteinen oder auf beides?

Ich bin für jede Hilfe herzlichst dankbar. Und ich hoffe mit diesem Beitrag bringe ich endlich Licht ins Dunkle!


Mit freundlichen Grüßen, Vido

 

[chillking]

Ich würde sagen, die Punkte sind alle hinreichende, aber nicht notwendige Bedingungen für ein synchrones System (heißt jeder Punkt für sich beschreibt ein synchrones System, muss aber generell nicht unbedingt erfüllt sein um ein synchrones System zu erhalten).

Ich sollte dazu sagen, dass ich bei PC-Hardware nicht auf dem Level drin bin. Meine Aussage beruht auf logischem Verständnis und genereller Systembeschreibung. Falls es für PC-Hardware spezifische Definitionen von synchron/asynchron gibt, bitte meine Aussage einfach ignorieren.

 

[Tornhoof]

Eigentlich sind deine 4 Definitionen äquivalent. Du hast ja auch schon die Knackpunkte aufgeführt, hast du einen Taktteiler, hast du üblicherweise (abseits von 2er Potenzen Teilern) einen gewissen Fehler, Jitter usw.
Deine physische Taktleitung ist ja schon die nächste Fehlerquelle usw.
Je nach wie tief du in die Elektronik gehst um asynchroner wird jede deiner Definitionen.

Bei deiner "tiefsten" Definition, also Punkt 4. gibts dann die nächste Stufe und das ist dann Lockstep
https://de.wikipedia.org/wiki/Lockstep_(Computertechnik)

 

[Piktogramm]

War die Bridge-Architektur ein synchrones oder ein asynchrones System?

Es gab bzw. gibt nicht ein System, es gab über die letzten Dekaden div. Implementierung. Erst wenn du die spezifische Implementierung betrachtest, können konkrete Aussagen getroffen werden.

Ansonsten klingt das Ding wie eine Hausaufgabe, wollte man das so abstrakt beantworten, könnte man schlicht https://en.wikipedia.org/wiki/Northbridge_(computing) aufrufen, die Blockdiagramme lesen und hätte da eine gut begründbare Antwort quasi vorgegeben.

 

[Ironbutt]

Ich werf noch den FSB mit rein.

Aus meinem leienhaften Verständnis würde ich erstmal sagen alle deine Aussagen stimmen.
Damit System A mit System B kommunizieren kann muss es synchron arbeiten. Wenn man sich z.B. den FSB anschaut ist dieser über Teiler und Multiplikatoren mit allen Bus-Teilnehmern synchron.

 

[Vido2411]

Danke schon mal für die vielen Antworten. Ich bleib mal bei einem konkreten Beispiel: wenn man sich die Bridge-Architektur ansieht, dann waren dort 100 MHz, 66 MHz und 33 MHz in der Hauptkette (CPU-Northbridge - RAM - Southbridge - Grafikkarte) vertreten. Aus 100 MHz kann man nicht exakt 66 MHz erhalten, indem man durch 2/3 teilt (es sind ja 66,666 MHz) - es sei denn, man verwendet eine weiter, separate PLL -> das ist dann aber laut Definition nicht mehr synchron, weil es keinen festen Bezug mehr gibt. Weiters weiß ich nicht: wenn man die Northbridge betrachtet: war diese synchron oder asynchron? Weil wie bereits erwähnt, man geht von 100 MHz auch 66 MHz und die Takte sind dann aber nicht mehr phasengleich!

Vielleicht ist das für die Praxis nicht relevant aber ich möchte wirklich den Unterschied verstehen (!), nicht nur lernen. Ich mache das für keine Prüfung oder ähnliches, sondern nur für mich.

Danke für eure Geduld :-))

 

[KingLz]

Aus 100 MHz kann man nicht exakt 66 MHz erhalten

Die Systeme liefen auch nie exakt auf 100 oder 66 Mhz, die Taktraten waren schon teilbar.

Es ist immer die Frage was du als "System" ansiehst. Wenn ein System verschiedene asynchrone Teile hat, nach außen aber synchron arbeitet, ist es dann ein asynchrones oder synchrones System?

Auf Gatterebene arbeiten diese z.B. asynchron. Um den Datenfluss zu synchronisieren werden die Logikeinheiten durch Flipflops von der nächsten Stufe abgetrennt. (Pipeline)
Die Flipflops selbst sind getaktet, dort ist das Signal also wieder synchronisiert.

Prinzipiell macht Einteilung synchrones oder asynchrones System nur Sinn wenn man ausschließlich die Schnittstellen des Systems anschaut, da es im Inneren immer asynchrone Teile gibt.

Auf Logikebene wäre meine Definition eines asynchronen Systems, dass sich (unter Annahme dass es keine Zeitverzögerung der Logikelemente gibt) bei einer Änderung des Eingangs sich der Ausgang sofort ändert.
Bei einem synchronen System auf Logikebene würde sich der Ausgang erst im nächsten Zeitschritt ändern.

 

[Vido2411]

Die Systeme liefen auch nie exakt auf 100 oder 66 Mhz, die Taktraten waren schon teilbar.

Was meinst du damit genau? Dass die Taktraten auch damals nicht genau z. B. 66 MHz, sondern 66,666 MHz waren?

Als System betrachte ich immer die wichtigsten Bausteine bzw. die Verbindung derer untereinander, dazu zählen: CPU-Northbridge-RAM-Grafikkarte-Southbridge.

Damals (zur Bridge-Ära) war der Hauptfluss (CPU-Northbridge-RAM) synchron, weil ja alles über den FSB lief und dieser war mit 100 MHz getaktet (man brauchte also keine Puffer). Aber die Southbridge hingegen lief mit 66 MHz und ich lese oft, dass die Bridge-Architektur synchron war. Nun weiß ich nicht: wenn man von „synchron“ spricht, bezieht sich das nur auf den Hauptfluss (CPU-Northbridge-RAM) oder bezieht sich das auf das Hauptsystem (CPU-Northbridge-RAM-Grafikkarte-Southbridge)? Ich kann das nicht genau trennen, weil wie bereits im 1. Eintrag geschrieben: manche sagen „synchron“ ist es nur, wenn alles (im Hauptfluss oder im Hauptsystem?) mit demselben Takt (bspw. 100 MHz) läuft. Andere sagen die Taktfrequenzen dürfen unterschiedlich sein, aber sie müssen einen festen Bezug zueinander haben (z. B. 1:3). Andere wiederum sagen, die Bausteine müssen nur periodisch sein, sie müssen nicht mal von einer Quelle stammen und sie dürfen einen Phasenversatz haben, der Phasenversatz MUSS aber konstant sein, weil dann ein deterministisches System vorliegt und das ist synchron. Was stimmt jetzt?

Weiters: warum ist es so ein wichtiger Punkt, dass für synchrone Systeme nur eine einzige PLL verwendet wird? Bei der Skalierung von 100 MHz auf 66,66 MHz kommen auch nicht exakt 66,666 MHz heraus. Wenn man nun eine zweite PLL verwendet und diese am Ausgang 66,666 MHz liefert, dann sagt das Internet und die KI (Google, ChatGPT), dass dies nicht mehr synchron ist, weil die Systeme nun „entkoppelt“ sind??! Demnach würde das bedeuten: kleine Takt-Schwankungen bei EINER einzigen PLL sind OK (System ist synchron), aber bei zwei separaten PLLs sind kleine Takt-Schwankungen plötzlich nicht mehr OK (System ist nicht synchron)??? Warum?

 

[Piktogramm]

Ich bleib mal bei einem konkreten Beispiel: wenn man sich die Bridge-Architektur ansieht, dann waren dort 100 MHz, 66 MHz und 33 MHz in der Hauptkette (CPU-Northbridge - RAM - Southbridge - Grafikkarte) vertreten.

Wortdefinitionen:
[1] konkret: hier relevant,: "b) auf einen infrage stehenden Einzelfall bezogen"

Eine konkrete Angabe wäre also: $Prozessor von $Hersteller auf $Plattform mit $Chipsatz vom §Hersteller2.

Du beschreibst aber ein abstraktes System, wobei bei dieser Beschreibung schlicht fehlt, ob/wie ein Referenztakt verteilt wird. Diese Angabe ist aber für deine Fragestellung essentiell, daher du definierst ob der Spaß synchron oder asynchron ist.

Ich kann das nicht genau trennen, weil wie bereits im 1. Eintrag geschrieben: manche sagen „synchron“ ist es nur, wenn alles (im Hauptfluss oder im Hauptsystem?) mit demselben Takt (bspw. 100 MHz) läuft. Andere sagen die Taktfrequenzen dürfen unterschiedlich sein, aber sie müssen einen festen Bezug zueinander haben (z. B. 1:3). [...]

Eben wegen solcher Abweichungen hängt man an wissenschaftliche Arbeiten bzw. Dokumente mit vergleichbarem Anspruch ein Glossar an, oder referenziert die entsprechende Definition. Als Beispiel, siehe [1]. Denn auch wenn Professor·innen, Lehrer, Neckbeards gern der Meinung sind, dass ihre Definition die einzig gültige ist, ist das zwischen Normen, Lehrbüchern, Herstellerdokumenten inner- und außerhalb verschiedener Sprachräume und Fachrichtungen keineswegs der Fall.

Wenn man nun eine zweite PLL verwendet und diese am Ausgang 66,666 MHz liefert, dann sagt das Internet und die KI (Google, ChatGPT), dass dies nicht mehr synchron ist, weil die Systeme nun „entkoppelt“ sind??! Demnach würde das bedeuten: kleine Takt-Schwankungen bei EINER einzigen PLL sind OK (System ist synchron), aber bei zwei separaten PLLs sind kleine Takt-Schwankungen plötzlich nicht mehr OK (System ist nicht synchron)??? Warum

LLMs zu befragen ist so ein Ding. Du kannst Null darauf referenzieren, müsstest also für eine Referenz schon den gesamten Frage<->Antwort-Dialog aufzeigen.
Die Essentielle Frage wäre an der Stelle aber, woher bekommt die zweite PLL denn ihren Takt? Für dich wäre dann die Frage, wieso ist das wichtig? Bitte frage dazu keine LLM, lies was PLLs machen und versteh es!

 

[Vido2411]

Ich fange leider mit dieser Antwort nichts an. Ich würde gerne mal von jemandem erklärt bekommen, wie damals in der Bridge-Ära (getrennte North-und Southbridge) der Aufbau, die Takt-Erzeugung und das Weiterleiten der Takte zu den Bausteinen ausgesehen hat. Damit wäre mir schon sehr geholfen, weil ich dann zumindest ein Grundgerüst hätte. Also bspw: die Quarz-Schwingung von 14,814 MHz wird durch eine einzige PLL auf 100 MHz hochskaliert; diese 100 MHz laufen dann durch einen Clock Buffer Tree, wo aus einem Eingang mehrere Ausgänge erzeugt werden (man benötigt ja mehrere Taktleitungen, weil es mehrere Bausteine sind); im diesem Clock Buffer Tree sind an einigen Pfaden sogenannte Divider vorhanden, weil man ja von 100 Mhz auf bspw. 66 MHz (für Grafikkarte) runterskalieren muss; jene Pfade, welche durch die Divider laufen, verursachen eine größere Veruögerung, somit würden die Signale an den Ausgangs-Pins zu verschiedenen Zeiten ankommen (darf nicht sein); deshalb werden die 100MHz-Pfade künstlich durch Dummy-Gatter verzögert; danach verwendet man ein Zero Delay Buffer um sicherzustellen, dass das Clock-Signal an allen Bausteinek möglichst zeitgleich ankommt; innerhalb der Bausteine kommen dann DLL (Delay Lock Loops) und PLL (Phase Lock Loops) sowie für die Datenpins DDL (Digital Delay Lock) vor. Und so weiter. So eine Erklärung würde mir helfen.

Oder kennt jemand ein gutes Buch, wo genau diese Probleme erläutert werden?

Mit dem Internet sowie der KI fange ich nichts an (vor allem mit der KI, weil sich hier die Meinungen schneller als das Wetter ändern…)!

 

[Piktogramm]

[...] wie damals in der Bridge-Ära (getrennte North-und Southbridge) der Aufbau [...]

North-/Southbridges gab es für Intel, AMD, Via und x86 CPUs und PowerPC. Für jeweils mehrere Generationen an Prozessoren. Chipsätzen gab es in der Zeit von IBM, Intel, AMD/ATI, Nvidia, Via über mehrere Generationen an Sockeln. Zudem gab es in der Zeit als von North-/Southbridge gesprochen werden div. Topologien des zentralen Bus (Front-side Bus, Hypertransport, was immer IBM genutzt hat).
Da fragst nach EINER definitiven Beschreibung, bist aber nicht in der Lage anzugeben von welchem SPEZIFISCHEM System du die Angabe haben willst. Deine aktuelle Fragestellung zielt auf drei bis ein dutzend verschiedene Topologien ab. Da kann dir entsprechend kein Mensch und keine LLM gescheite Antworten drauf geben.

Konkret müsste die Frage halt schon in etwa lauten: Wie sah die Taktverteilung bei Intels Front-side Bus aus.
Die Frage lässt sich dann auch relativ bequem beantworten. Wenn man zum Beispiel diese lustige Grafik referenziert: https://en.wikipedia.org/wiki/Front...al chipset layout from the Pentium II/III era bzw. auf den gesamten Artikel samt Quellenangabe verweist.
In den Quellen finden sich dann so Dinger wie:

In the current implementation, the timing control for data being read and written on the FSB uses source synchronous clocking.

Was verdächtig gut zu deiner ursprünglichen Frage passt wie/ob der ganze Spaß a-/synchron läuft. Fraglich wäre jetzt nur noch, in welcher der auf der Wikiseite referenzierten Quelle und in welchem Kontext es steht.

Also bspw: die Quarz-Schwingung von 14,814 MHz wird durch eine einzige PLL auf 100 MHz hochskaliert; di

Woher soll irgendwer auf der Welt wissen, was dein ausgedachtes Beispiel für einen Aufbau hat? Sollte es nicht ausgedacht sein, fehlt jedwede Referenz was du beschreibst.
Abgesehen davon, die genaue technische Beschreibung und Referenzschaltungen von Intel, AMD, Via, IBM, die den ganzen Spaß detailiert genug beschreiben sind meist nicht öffentlich verfügbar.

Ich würde gerne mal von jemandem erklärt bekommen

Die anfängliche Fragestellung klingt vor allem wie "ich hätte gern, dass mit eine Person/ein LLM eine Haufaufgabe abnimmt".

Ergänzung (22. Juni 2026)

im diesem Clock Buffer Tree sind an einigen Pfaden sogenannte Divider vorhanden, weil man ja von 100 Mhz auf bspw. 66 MHz (für Grafikkarte) runterskalieren muss

Muss man das? Also es kann zentral ein Referenztakt bzw. Ableitungen davon verteilt werden, oder man lässt die Northbridge aus dem Referenzsignal vom FSB ein Referenzsignal für AGP/PCI ableiten, oder man verpasst der Northbridge einen eigenen Oszillator, von dem man die 66MHz für AGP/PCI etc. ableitet..
Da wäre halt die Frage des a-/synchronen Betriebs.

Und scheiße ja, da gabs zu Zeiten von North-/Southbridges verschiedene Ansätze. Wäre total hilfreich wenn da irgendwer mal definieren würde zu welchem System Aussagen gewünscht sind.

jene Pfade, welche durch die Divider laufen, verursachen eine größere Veruögerung, somit würden die Signale an den Ausgangs-Pins zu verschiedenen Zeiten ankommen (darf nicht sein);

Verzögerung bei Referenztakten ist weniger wichtig, als die Phase. Solang bei einem 100MHz/66,6MHz 2/3 Verhältnis jede 2. bzw. 3. Flanke in Phase liegt ist Alles paletti.
Zugegebenermaßen, wäre es ganzschön irre zentral ein Referenzsignal zu erzeugen und dann zigfach über eine Platine zu verteilen...

deshalb werden die 100MHz-Pfade künstlich durch Dummy-Gatter verzögert; danach verwendet man ein Zero Delay Buffer um sicherzustellen, dass das Clock-Signal an allen Bausteinek möglichst zeitgleich ankommt; innerhalb der Bausteine kommen dann DLL (Delay Lock Loops) und PLL (Phase Lock Loops) sowie für die Datenpins DDL (Digital Delay Lock) vor. Und so weiter. So eine Erklärung würde mir helfen.

Jub, das wäre irre.

 

[Vido2411]

Ich beziehe mich auf Intel‘s FSB zur Bridge-Ära, also CPU über FSB nit Northbridge verbunden, Northbridge über Speicherbus mit SDRAM verbunden, Northbrigde über PCI mit Soutbridge und Erweiterungskarten verbunden; zentrale Taktversorgung. Ich kenne ehrlich gesagt nicht alle Formen/Varianten, ich habe das so verstanden, dass die Chipsatz-Architektur die größten Veränderungen berücksichtigt. Und bei der von mir genannten Bridge-Ära war dies eine zentrale Taktverteilung. Wie dh hier geschrieben hast:

Verzögerung bei Referenztakten ist weniger wichtig, als die Phase. Solang bei einem 100MHz/66,6MHz 2/3 Verhältnis jede 2. bzw. 3. Flanke in Phase liegt ist Alles paletti.

Ist das denn unbedingt notwendig, dass jede 2. bzw. 3 Flanke im Phase liegt? Kann man keine asynchronen FIFOs verwenden, weil die CPU arbeitet bspw. mit 100 MHz und die Grafikkarte mit 66 MHz - es muss sowieso eine Entkoppelung vorliegen. Wenn also hier die Phasen nicht stimmen, macht das doch nichts, oder?

Ich frage dies, weil der FSB mit 100 MHz taktet und der AGP mit 66 MHz. Die beiden arbeiten doch unabhängig voneinander - wenn jede 2. oder 3. Taktflanke von FSB und AGP übereinstimmt ist das schön und gut, es ist aber kein Muss?

 

[Piktogramm]

Beim FSB gab es halt Unterschiede, wenn ich es richtig im Kopf hatte, konnte u.a. die nforce2 Northbridge den FSB übertakten, ohne AGP/PCI ins Verderben zu reißen (Intel).

Wie dh hier geschrieben hast:

Habe ich nicht beschrieben. Ich habe deine Aussage korrigiert, "dass es aufgrund von Verzögerungen irgendwelche Delays brauchen würde". Die Phase muss stimmen, wenn alles an einem zentralen Takt hängen soll, nicht dass es zwingen so ist.

Ist das denn unbedingt notwendig, dass jede 2. bzw. 3 Flanke im Phase liegt? Kann man keine asynchronen FIFOs verwenden, weil die CPU arbeitet bspw. mit 100 MHz und die Grafikkarte mit 66 MHz - es muss sowieso eine Entkoppelung vorliegen. Wenn also hier die Phasen nicht stimmen, macht das doch nichts, oder?

Die 2/3 Teilung gilt erstmal nur für 100MHz FSB, 66,6MHz PCI/AGP und nicht allgemein!
Ansonsten, es ist etwas sinnig, den Aufwand zu betreiben einen globalen Referenztakt bzw. dessen Ableitung über ein ganzes Board zu treiben, wenn man dann doch Phasenverschiebung zulässt und damit tendenziell so viel Logik braucht, als wäre es asynchron aufgebaut. Wobei die Phasengleichheit zwischen Referenz und PCI/AGP ja nur an der Northbridge gegeben sein muss.

Ich frage dies, weil der FSB mit 100 MHz taktet und der AGP mit 66 MHz. Die beiden arbeiten doch unabhängig voneinander - wenn jede 2. oder 3. Taktflanke von FSB und AGP übereinstimmt ist das schön und gut, es ist aber kein Muss?

Deswegen beharre ich so sehr auf die Angabe konkreter Sockel/Chipsätze. Es gab Chipsätze, da hing PCI/AGP strikt am Takt des FSB, es gab Chipsätze wo es nicht so war.

 

[Vido2411]

Ich möchte nicht eine bestimmte Ausführung wissen, vielmehr die Basics verstehen, weil ich sehe schon, dass das Thema sehr breit ist.

Bspw. wird der Takt bei der FSB-Version der Bridge-Ära durch eine PLL aus dem Quarzkristall erzeugt. Die PLL liefert einen Ausgang, z. B. 100 MHz. Wie werden aus diesen einem Ausgang dann mehrere, durch welche Schaltung? Ich weiss schon, dass es einen Verteiler geben muss, aber wie heißt dieser genau und kann man zu diesem Informationen bekommen. Die KI sagte mir, dass es sich um einen Zero Delay Buffer handelt - dieser stellt den Eingang vollkommen synchron zum Ausgang. Aber das muss ich doch nicht haben!? Alles was notwendig ist, ist, dass sich die Taktsignale an den Ausgangspins möglichst wenig in der Phase unterscheiden. Ob der Eingang zum Ausgang phasenverschoben ist, ist doch nicht relevant? Notwendig ist nur, das an den Bausteinen die einzelnen Taktsignale möglichst phasengleich ankommen, mehr nicht.

 

[Piktogramm]

Ich möchte nicht eine bestimmte Ausführung wissen,

Das macht es halt komplizierter als es sein muss. Je abstrahierter das Ganze wird, desto mehr Freiheitsgrade sind zu beleuchten und Lernen mit maximaler Komplexität hat sich weniger bewährt, als mit reduziertem Schwierigkeitsgrad anzufangen.

Die PLL liefert einen Ausgang, z. B. 100 MHz. Wie werden aus diesen einem Ausgang dann mehrere, durch welche Schaltung?

Wie oft habe ich eigentlich die Grafik hier verwiesen? https://en.wikipedia.org/wiki/Front...al chipset layout from the Pentium II/III era

Wie viele Quellen und Anschlüsse für das Referenzsignal siehst du? In der Annahme, dass der Ganze Kram kostenoptimiert ist, was ist die denkbar günstigste Schaltung für sowas?

Innerhalb der CPU, Northbridge muss das Taktsignal auch noch weiter aufgeteilt werden. Was da wie genau verschaltet ist kann ich dir nicht sagen. Gefunden hätte ich aber https://docs.amd.com/r/en-US/ug572-ultrascale-clocking/Clocking-Overview als Beschreibung von AMDs "UlraScale". Das ist zwar FPGA-Kram, aber was Besseres habe ich bisher nicht gefunden.

[...] dass es sich um einen Zero Delay Buffer handelt - dieser stellt den Eingang vollkommen synchron zum Ausgang.

Sagen wir, dass es unter den richtigen Bedingungen quasi synchron ist. Ein recht simples Datenblatt: https://www.renesas.com/en/document/apn/229-zero-delay-buffers
Wenige picoFarad Schieflast am Ausgang sind da fix hunderte ps an Delay.
Aber es wäre eine Möglichkeit ein Taktsignal zu vervielfältigen. Interessanterweise ist das auch ein PLL mit Zusatz.
In dem Datenblatt ist auch gleich ein Hinweis wo sowas praktisch ist. Zum Beispiel wenn ein Takt auf mehre Sdram-Chip übertragen werden soll. Analog kann das auch gelten für die einzelnen Blöcke in CPUs, der Northbridge.

Alles was notwendig ist, ist, dass sich die Taktsignale an den Ausgangspins möglichst wenig in der Phase unterscheiden

Notwendig ist nur, das an den Bausteinen die einzelnen Taktsignale möglichst phasengleich ankommen, mehr nicht.

Du widersprichst dir
Ich würde die spätere Aussage unterstützen, wichtig ist, was an der Senke ankommt.