Bericht Technology Symposium 2024: TSMC zu neuen Technologien, ASML, Intel und Deutschland

[bensen]

Weil es nicht um Intel 7 vs N7 geht, sondern um Intel 7 vs N7P, N6, N5, N4, 4N und so weiter. TSMCs EUV-Wette hat dafür gesorgt, dass sie danach noch weitere Nodes in schneller Folge bringen konnten, die EUV brauchen und dadurch teilweise sogar Preis-Leistungs-Kracher (im Direktvergleich zu Intel 7) sind.

Merkwürdige Argumentation.
Es geht auch gar nicht um Intel 7, der funktioniert ja auch ohne EUV sehr gut.
Es geht um den originalen 10 nm Prozess und dann derjenige der als 10 nm auf dem Markt kam.
Ein Intel 7 auch nur halbwegs rechtzeitig nach N7 und Intel hätte gar kein Problem gehabt.

N5 und N4 haben nichts mit N7 zu tun. Intel hat den Nachfolger auch mit EUV geplant.
Deswegen war da von TSMC keine Wette. Die sind auf Nummer sicher gegangen. Letztendlich war die Strategie nicht viel anders als bei Intel. Nur sie haben es eben gebacken bekommen.
Die Wette hat Samsung gemacht. Sie sind viel früher auf EUV gegangen und sind krachend gescheitert.

Es gibt auch bei high-NA nicht nur eine Strategie die zum Erfolg führt. Genauso können beide Strategien scheitern, siehe Samsung und Intel bei der 7 nm Klasse.

 

[Jaffech]

Extrem spannender und ausführlicher Bericht!
Danke @Volker

 

[Benjamin_Blume]

Bin dann vorraussichtlich nächstes Jahr erstmal mit N3P Produkten zufrieden gestellt
Selbst wenn Intel aufholen würde, dabei aber doppelt so teuer in der Produktion ist, wäre das nicht genug.
Was bringt es mir 20% Effizienz gegen 100% Aufpreis einzutauschen. Würde alle Endprodukte nur noch viel teuerer machen.

 

[Stimpanse]

Schöner Bericht eines im Mainstream unter dem Radar fliegenden Global Players mit enormem Einfluss. Auch wenn ich nur 1/4 (?) überhaupt verstehe…

 

[CDLABSRadonP...]

Merkwürdige Argumentation.
Es geht auch gar nicht um Intel 7, der funktioniert ja auch ohne EUV sehr gut.
Es geht um den originalen 10 nm Prozess und dann derjenige der als 10 nm auf dem Markt kam.

Das ist ein eigenes Thema für sich und hat, wie du selbst dargelegt hast, überhaupt nichts mit EUV zu tun.

Ein Intel 7 auch nur halbwegs rechtzeitig nach N7 und Intel hätte gar kein Problem gehabt.

N5 und N4 haben nichts mit N7 zu tun. Intel hat den Nachfolger auch mit EUV geplant.
Deswegen war da von TSMC keine Wette. Die sind auf Nummer sicher gegangen. Letztendlich war die Strategie nicht viel anders als bei Intel. Nur sie haben es eben gebacken bekommen.

Es ist richtig, dass N5 und N4 zu einer anderen Familie als N7 gehören. Aber auch N5 und N4er-Prozesse setzen auf EUV und profitieren von der Strategie von TSMC. Und nein, die enthielt eben keinen Verzicht auf EUV zum Start
Ich finde diesen recht jungen Artikel ganz passend dazu:
https://www.anandtech.com/show/2140...e-tools-more-wafers-best-pellicles-less-power
Sie haben sich halt ganz klar dazu entschieden, auf Dauer bei EUV am Ball zu bleiben; Erfahrung nicht nur zu gewinnen und eine Vorreiterrolle einzunehmen, sondern so viel Kapazität einzukaufen, dass sie sich immerzu absetzen können.

 

[bensen]

Aber auch N5 und N4er-Prozesse setzen auf EUV und profitieren von der Strategie von TSMC. Und nein, die enthielt eben keinen Verzicht auf EUV zum Start

Intel 4 setzt auch auf EUV. Diese Größen lassen sich auch mit Quad patterning mit DUV nicht erreichen.

Mit high-NA ist es das Gleiche. Intel 16/A16 würde auch ohne gehen. Ein, zwei Generationen später ist es ein muss.
Eher drauf zu setzen mag ein Vorteil sein, kann aber auch einfach nur teuerer sein. Wird man später sehen.
Man darf nicht vergessen, dass die Hersteller im R&D eher daran arbeiten. Ist ja nicht so, als ob sie das Thema komplett ignorieren.

 

[ETI1120]

Und die große Frage lautet halt, ob es TSMC der High-NA-EUV-Verzicht genauso auf die Füße fällt wie Intel der Low-NA-EUV-Verzicht.

TSMC wird nicht auf High-NA-EUV verzichten.
TSMC wird High-NA-EUV nicht für A16 und IMO auch nicht für A14 einsetzen.

Für alles was nach A14 kommt wird es ohne EUV High NA nicht funktionieren oder zu teuer.

Der Metal Pitch von N3 auf N2 ändert sich praktisch nicht, deshalb funktioniert das ganze ohne EUV High NA.
A16 ist N2 mit Backside Power Distribution, das zeigen schon die Daten die TSMC angibt. Da ist keine zusätzliche Skalierung drin.

Also wird TSMC bis A16 definitiv kein EUV High NA benötigen.

Die Potential Roadmap von IMEC gibt es inzwischen in vielen Ausführungen, hier die Variante vom März 2024:

In dieser Version ist im Vergleich zur Version aus dem Artikel der Metal Pitch von A14 von 18 nm auf 21 nm geändert wurden.

Wenn TSMC mit 21 nm arbeitet, werden sie auch A14 ohne EUV High NA fertigen können. So groß ist der Shrink von 23 auf 21 nm nicht.

Im Übrigen sieht man an dieser Roadmap, dass beim Shrink des Metal Pitch das Ende der Fahnenstange bald erreicht wird, auch wenn IMEC schreibt "Continued dimensional scaling".

EUV High NA hat einige Nachteile, dazu zählen nicht nur die hohen Kosten der Maschinen. Ein anderer ist die halbierte maximale Recticle Size.

N5+ Anhang, also alles was N4 usw ja auch ist, wird noch Jahre laufen, dafür ja auch jetzt das N4C ..

Die Kapazität des 5 nm Nodes war noch nie vollkommen ausgelastet. Das hat ja auch schon TSMC verklausuliert zugegeben. In dem sie in einigen Quartalskonferenzen in 2023 darüber geredet haben ungenutzte 5 nm Kapazität für die 3nm Fertigung zu nutzen.

Außerdem sieht man es am bisher verhältnismässig geringen Umsatz mit 5 nm. Dieser müsste um ca. 50 % dem maximalen Umsatz mit 7 nm liegen.

TSMC redet davon wie stark 3 nm nachgefragt ist, das heißt im Umkehrschluss, dass einiges an Volumen von 5 nm auf 3 nm umziehen wird.

Aber für N7 sieht es dann ja nur noch düsterer aus.

Hier ging es in den letzen 2 Quartalen wieder nach oben

Da bin ich selbst gespannt, die eine Fab in Kaoshiung war ja mal N7 Special Fab geplant und wurde dann verworfen, nun wir es eine N2-Fab^^

Das ist doch schon Schnee von gestern, und wenn ich es richtig zusammenkriege wird sie A16 produzieren.

TSMCs EUV-Wette hat dafür gesorgt, dass sie danach noch weitere Nodes in schneller Folge bringen konnten

TSMC hat keine Wette auf EUV gemacht. TSMC hat EUV eingesetzt als sie EUV beherrscht haben.

Die Wette hat Samsung gemacht und sich massiv verzockt.

TSMC hat bei 7 nm erst nachträglich EUV eingeführt. TSMC konnte da sie EUV beherrscht haben bei 5 nm im Gegensatz zu Samsung ordentlich skalieren.

Es ist genauso ein Verzicht wie damals bei Intel.

Ist es nicht. Damals gab es noch eine nennenswerte Skalierung des Metal Pitches. Diese erfolgt aktuell nur noch in sehr kleinen Schritten. Und wie gesagt gibt es momentan keine Skalierung und wenn die Proizesse funktionieren gibt es keinen Grund die Tools zu wechseln

Das ist ein eigenes Thema für sich und hat, wie du selbst dargelegt hast, überhaupt nichts mit EUV zu tun.

aber Du hast das Thema aufgebracht.

Übrigens als Gag, ein bisschen aus dem Lebenslauf von Kevin Zhang, der als 3. Person auf der ersten Seite des Artikels zu sehen ist:

Er sollte also viel besser als wir alle wissen, was bei Intel nach seiner Zeit schief lief.

Und nein, die enthielt eben keinen Verzicht auf EUV zum Start

Bei 7 nm hat TSMC zuerst darauf verzichtet. Bei 5 nm gibt es heftige Diskussionen ob es überhaupt ohne EUV machbar wäre und um welchen Faktor die Kosten höher wären.

Ich finde diesen recht jungen Artikel ganz passend dazu:
https://www.anandtech.com/show/2140...e-tools-more-wafers-best-pellicles-less-power
Sie haben sich halt ganz klar dazu entschieden, auf Dauer bei EUV am Ball zu bleiben; Erfahrung nicht nur zu gewinnen und eine Vorreiterrolle einzunehmen, sondern so viel Kapazität einzukaufen, dass sie sich immerzu absetzen können.

Der Artikel erklärt doch ganz gut warum TSMC es nicht eilig hat bei EUV High NA einzusteigen.

2019 hatte TSMC nur 42 % der installierten Basis, 2023 56 %. Samsung hat ebenfalls 2019 mit EUV angefangen. Aber eben mit deutlich weniger Erfolg als TSMC. 2019 war TSMC garantiert kein Vorreiter.

Eher drauf zu setzen mag ein Vorteil sein, kann aber auch einfach nur teuerer sein.

Hinzu kommt noch der Aspekt der maximalen Recticle Size. Da Intel auf Chiplets geht, spielt dies für Intel nicht so die Rolle, aber TSMC hat Kunden die Erfahrung mit großen Dies haben, denen wird das nicht schmecken.

Ganz ehrlich kann ich das ganze TamTam bei Intel zu EUV High NA aus sachlichen Gründen nicht nachvollziehen. Es ist eine tolle Werbekampagne um Intel als führenden Halbleiterhersteller zu verkaufen.

 

[eastcoast_pete]

Sie nennen ja nie Kunden. Und bei N7 sind sie auch schon fett in die Scheisse gerannt.
N5+ Anhang, also alles was N4 usw ja auch ist, wird noch Jahre laufen, dafür ja auch jetzt das N4C .. sie wollen die Kosten drücken, das andere dahin wechseln. Mit N4C als I/O-Die usw kann AMD vermutlich beispielsweise noch x Jahre leben, und Nvidia Blackwell ist auch nur N4P, das geht ja erst 2025 so richtig los und locker auch 3, 4 Jahre. Und Automotive ziehen sie auch dahin, RF-Zeugs ebenso. Also bei N5, N4 usw hab ich erstmal keine Sorgen die nächsten Jahre.

Aber für N7 sieht es dann ja nur noch düsterer aus. Da bin ich selbst gespannt, die eine Fab in Kaoshiung war ja mal N7 Special Fab geplant und wurde dann verworfen, nun wir es eine N2-Fab^^

Und dazu kommt noch: Während TSMC und auch die meisten von uns auf den Wettbewerb mit Intel fokussiert sind, hat sich (ausgerechnet? endlich?) auch was bei Samsung VLSI getan. Die haben nämlich ihren "3 nm" Knoten mit GAA schon in die Serienfertigung gebracht und bewegen sich in die richtige Richtung. Schon die derzeitig aktuellen Exynos und 7 Serie Snapdragons, die bei Samsung in deren zZ aktuellen 4 nm Knoten gefertigt werden, sind deutlich besser (effizienter) als die von 2022/23. TSMC ist nicht mehr so alleine auf weiter Flur wie sie es noch vor 15 Monaten waren.

 

[Cr4y]

Es ist genauso ein Verzicht wie damals bei Intel.

Also Intel war 4 bis 5 Jahre hinten dran, was die ersten ausgelieferten EUV-Chips anbelangt. High-NA Produkte plant Intel wohl für 14A, und TSMC mutmaßlich für A14 - beide für 2026 angekündigt. A10 wäre dann zwei Jahre hinter Intel.

 

[bensen]

Hinzu kommt noch der Aspekt der maximalen Recticle Size. Da Intel auf Chiplets geht, spielt dies für Intel nicht so die Rolle, aber TSMC hat Kunden die Erfahrung mit großen Dies haben, denen wird das nicht schmecken.

Glaube nicht, dass das so relevant ist. Bis dahin fließt noch viel Wasser die Wupper runter.
Wir sprechen von A16. Nvidia Blackwell ist wahrscheinlich noch N4P. A16 für komplizierte Produkte wohl eher was für 2028. In den nächsten 4 Jahren wird das Packaging noch viel weiter Fortschritte machen und man wird auch extreme Bandbreiten bei geringen Latenzen und Energie ermöglichen können.
Die Waferpreise werden ja auch ohne high-NA weiter steigen. Da wird man nicht ewig die riesigen Dies realisieren wollen.

 

[Serandi]

Hauptsache wir haben bald CPUs und GPUs mit 3nm Chips!

 

[ETI1120]

In den nächsten 4 Jahren wird das Packaging noch viel weiter Fortschritte machen und man wird auch extreme Bandbreiten bei geringen Latenzen und Energie ermöglichen können.

Das ist klar.

Es ist trotzdem eine Einschränkung, wenn die Abmessungen eines Chiplet maximal 16x26 mm² betragen können. Die gesamte Die-Fläche der Chips wird in den nächsten Jahren massiv ansteigen. Alleine das wird für eine massiv ansteigende Zahl von Chiplets je Chip sorgen. Was eigene Herausforderungen mit sich bringt. Hier zusätzlich in der Die-Fläche der Chiplets beschränkt zu sein macht es nicht besser.

Apple war beim M2 Ultra bei 550 mm², was auch nicht mehr möglich wäre. Navi 21 waren 521 mm², ...

Btw. wie es aussieht wird sich was die CCDs angeht, einiges bei AMD tun. Das Leak mit dem 32 Kerne CCX bei Zen 6 von MLID hat weitere "Unterstützung" erhalten. Wie es aussieht wird AMD bei Zen 6 CCDs mit bis zu 32 Kernen anbieten. Es ist für AMD wohl Ökomonischer CPUs mit 256 Kernen mit 8 x 32 anstatt mit 16 x 16 zu erreichen.

https://x.com/InstLatX64/status/1791830391025742310

Keppler sagt im selben Thread, dass es CCDs mit 8, 16 und 32 Kernen gegen soll.

Wie sich das auf Zen 6 classic und Zen 6 dense aufteilt sagt er nicht.

 

[Weyoun]

4x Anzahl an Transistoren bei nur 3x Verbrauch hört sich doch gut an? 33 % bessere effizienter pro Transistor.

"Effizienz" ist relativ"! Wenn ein Chip vorher 50 Watt verbraten hat, verbrät der Nachfolger 150 Watt.
Zudem ist es mit der Prozentrechnung nicht so einfach. Wenn zuvor z.B. 1 Mrd. Transistoren 50 Watt gezogen haben und nun 4 Mrd. Transistoren 150 Watt, dann verbraucht ein einziger Transistor nun 25 % weniger (der Verbrauch beträgt 75 % zu vorher).
Die 33 % gelten nur bezogen auf den Vorgänger, was er mehr gezogen hat.

 

[daVinci]

Und die große Frage lautet halt, ob es TSMC der High-NA-EUV-Verzicht genauso auf die Füße fällt wie Intel der Low-NA-EUV-Verzicht.

Ich glaube eher, TSMC hat daraus insofern gelernt, als dass sie es sich erstmal wirtschaftlich leisten können, zu schauen, wie Intel mit der Sache klar kommt. Wenn der Start holprig verläuft, kostet es Intel wieder Milliarden, bis die Sache rund läuft und TSMC kann sich abgucken, welche Probleme auf sie zukommen könnten. Und falls die Sache von Anfang an problemlos läuft, haben sie die wirtschaftliche Power und das Know How, um relativ schnell nachzuziehen. Mal gucken.

 

[bensen]

Hier zusätzlich in der Die-Fläche der Chiplets beschränkt zu sein macht es nicht besser.

Apple war beim M2 Ultra bei 550 mm², was auch nicht mehr möglich wäre. Navi 21 waren 521 mm², ...

Btw. wie es aussieht wird sich was die CCDs angeht, einiges bei AMD tun. Das Leak mit dem 32 Kerne CCX bei Zen 6 von MLID hat weitere "Unterstützung" erhalten.

Mag sein, aber deine Beispiele sind nicht gut.
M2 ultra ist eh zwei identische Designs aneinander gepappt. Der Schritt zu zwei Dies ist minimal.
N31 zeigt wie man die GPU zerlegt und Zen wird auch nicht mit 32 Kernen das Limit sprengen.

 

[ETI1120]

Ich meinte M2 Max. Der M2 Ultra ist bereits über dem aktuellen Recticle Limit.