News TSMC-Quartalszahlen: Noch einmal 41 Prozent mehr Umsatz, N2 geht in Serie

[Perdakles]

sieht man an den Problemen von Samsung

Ohne ASML und die Zulieferer hätte Samsung aber nun einmal gar nicht die Chance es zu versauen 🤣

 

[ETI1120]

@Perdakles Das verrückte daran ist, dass Samsung was die Prozesse angeht, bis 14 nm sehr gut abgeliefert hat. Samsung lag zwar hinter Intel zurück aber war so ziemlich gleich auf mit TSMC.

Ab 5 nm scheint gar nichts mehr zu gehen.

Was DRAM anbelangt fingen AFAIU die Probleme an, als Samsung vor allen anderen auf EUV ging.

Es gibt von Micron Foliensätze bei denen Micron mit sehr gutem Bildmaterial zeigt wo die Vorteile von EUV liegen. Aber Micron hat eben sehr lange mit der Umstellung gewartet weil es auch viele Probleme gibt und eben deutlich höhere Kosten.

 

[Giana]

40% mehr Umsatz bei nur 20% mehr Auslieferungen - riecht nach Missbrauch der marktbeherrschenden Stellung als quasi Monopolist bei leading edge Halbleiterfertigung.

Nein, alles was man daraus erstmal nur auslesen kann, ist das das Wachstum bei den überdurchschnittlich teuren Produkten stattfindet.

 

[stefan92x]

@Fragger911
Q3 könnte also Juli/Aug. sein. So hätte ich das auch eingeordnet. Wollte trotzdem auch andere Stimmen dazu wissen

Ich würde es eventuell ein paar Wochen früher sehen. In Q3 muss AMD schon an Oracle und OpenAI liefern, Zen 6 muss also im Prinzip schon Ende Q2 startbereit sein. Wobei dann aber die Frage nach der jeweiligen Priorisierung bleibt. Normalerweise hat AMD Ryzen kurz vor Epyc starten lassen, aber das könnte sich natürlich auch nochmal drehen (gerade falls es so sein sollte, dass die Server-Großkunden am Anfang die ganze Produktion an CCDs aufsaugen könnten).

Also meine Vorhersage: Epyc Venice startet Ende Q2. Ryzen-Starttermin hängt davon ab, wie schnell TSMC die Produktion hochfahren kann, könnte dadurch in Q3 rutschen.

 

[ETI1120]

Ich würde es eventuell ein paar Wochen früher sehen. In Q3 muss AMD schon an Oracle und OpenAI liefern, Zen 6 muss also im Prinzip schon Ende Q2 startbereit sein.

WIr haben zwei Schranken:
Die Produkte die AMD liefern muss legen den spätestens Start fest.
Der Start der HVM legt den frühesten Start fest.

Wenn das Zen 6 CCD nicht für die Risk Production verwendet wird, läuft es auf ca. 6 Monate nach dem Produktionsststart raus.

Wobei dann aber die Frage nach der jeweiligen Priorisierung bleibt. Normalerweise hat AMD Ryzen kurz vor Epyc starten lassen, aber das könnte sich natürlich auch nochmal drehen (gerade falls es so sein sollte, dass die Server-Großkunden am Anfang die ganze Produktion an CCDs aufsaugen könnten)

Ryzen ist das einfachere Produkte. Allerdings stellt Ryzen von der Frequenz höhere Anforderungen an das CCD. Deshalb ist meine Meinung dass AMD zuerst Ryzen validiert. Wenn das CCD validiert ist bleibt bei Venice noch genug zum Validieren.

Der Launch von Ryzen war immer vor EPYC. Allerdings gingen immer EPYC vorzeitig an die Datacenter Kunden.

Also meine Vorhersage: Epyc Venice startet Ende Q2. Ryzen-Starttermin hängt davon ab, wie schnell TSMC die Produktion hochfahren kann, könnte dadurch in Q3 rutschen.

So wie ich es verstehe hat TSMC 2 Phasen bereit. Der Start der HVM richtet sich IMO alleine nach dem Terminplan der Kunden. Sobald AMD Venice fertigt fallen beim Binning automatisch CCDs für Ryzen an.

Für mich sieht es nach einem großen Auftritt auf der Computex aus. So wie bei Zen 5. Wann die Auslieferung erfolgt, werden wir sehen aber es werden mindestens 5 oder 6 Wochen später sein.
Nur wenn AMD gleich auf X3D warten will, würde ich einen späteren Vorstellungstermin für Ryzen erwarten.

Bei Venice werden wir sehen ob AMD ihn vor Helios vorstellen will. Allerdings wäre die Computex ein passender Rahmen für Helios und auch Venice.

 

[Nuklon]

@Perdakles Das verrückte daran ist, dass Samsung was die Prozesse angeht, bis 14 nm sehr gut abgeliefert hat. Samsung lag zwar hinter Intel zurück aber war so ziemlich gleich auf mit TSMC.

Ab 5 nm scheint gar nichts mehr zu gehen.

Samsung hat ein Kulturproblem der Fehlerverschleierung die Führungskaskade hinauf. Da kannst so gut sein wie die willst in der Technik.
Wenn Zahlen geschönt werden und Fehler vertuscht dann kannst du deinen Prozess nicht richten, weil ja offizielle alles in Butter war bis diese Systeme zusammenbrechen. Und dann ist schwer fixbar, weil du solches Spezialpersonal nicht am Stück ersetzen kannst.
Fehlerkultur ist absurd wichtig.

 

[Alesis]

Ich würde es eventuell ein paar Wochen früher sehen.

Ich bin kein Wissender in der Sache, wie lange die Produktion dauert. Wenn also es 6 Monate dauert, wie es @ETI1120 schreibt, laut News 2026 schnell hochgefahren werden soll, bleibt die Frage im Januar? Oder Februar?

 

[stefan92x]

Ich bin kein Wissender in der Sache, wie lange die Produktion dauert. Wenn also es 6 Monate dauert, wie es @ETI1120 schreibt, laut News 2026 schnell hochgefahren werden soll, bleibt die Frage im Januar? Oder Februar?

Komplexe Wafer wie die für CPUs brauchen einige Durchläufe durch die Fab, dann müssen die auch noch durchs Packaging, dann für einen Marktstart global verteilt werden (wobei das im Zweifel per Luftfracht schnell geht, bei den Preisen lohnt das).

Ich würde auf keinen Fall vor April damit rechnen, dass AMD genug auf Lager hat, um sinnvoll starten zu können. Und später als Juni darf ein Start eigentlich nicht passieren.

Sobald AMD Venice fertigt fallen beim Binning automatisch CCDs für Ryzen an.

Jetzt die Bonusfrage: Welche Variante braucht AMD wirklich früh und womit fängt AMD an? Zen 6? Zen 6c? Beides gleichzeitig?

Wenn auch im Detail noch unklar, ist doch offensichtlich, dass Venice mehr mit Zen 6c als mit Zen 6 abdecken wird (zumindest verglichen zu Turin mit 5/5c). Da sehe ich noch so eine komplette Wildcard.

 

[ETI1120]

Samsung hat ein Kulturproblem der Fehlerverschleierung die Führungskaskade hinauf. Da kannst so gut sein wie die willst ...
Fehlerkultur ist absurd wichtig.

Alles klar. Die Geschichten habe ich auch alle gelesen ...

Aber mit so einer dysfuntionlen Kultur hätte Samsung nicht die Marktführerschaft bei den Halbleiterspeichern erreicht und wäre auch bei der Logik nie so weit gekommen. D. h. früher muss eine andere Kultur bei Samsung geherrscht haben. Beibt die Frage was ist passiert?

 

[ETI1120]

Ich bin kein Wissender in der Sache, wie lange die Produktion dauert.

Wir alle sind keine wissenden

Wenn also es 6 Monate dauert, wie es @ETI1120 schreibt, laut News 2026 schnell hochgefahren werden soll, bleibt die Frage im Januar? Oder Februar?

AFAIU hat TSMC zwei Fabs am Start. TSMC wird die so hochfahren wie für die Aufträge erforderlich ist.

Komplexe Wafer wie die für CPUs brauchen einige Durchläufe durch die Fab, dann müssen die auch noch durchs Packaging, dann für einen Marktstart global verteilt werden (wobei das im Zweifel per Luftfracht schnell geht, bei den Preisen lohnt das).

Ich habe die Faustformel gehört 2 Tage je Maske.

Ich weiß leider nicht wie viele Masken N2 benötigt. Bei der Metallisierung wird sich wohl wenig ändern, aber ich denke schon dass für die GAA-FET mehr Masken erforderlich sind als für die FinFET.

Ich würde auf keinen Fall vor April damit rechnen, dass AMD genug auf Lager hat, um sinnvoll starten zu können. Und später als Juni darf ein Start eigentlich nicht passieren.

April halte ich für zu früh und Juli würde ich nicht ausschließen. Aber ich denke am 11 Novemver wird AMD uns mehr Hinweise geben.

Jetzt die Bonusfrage: Welche Variante braucht AMD wirklich früh und womit fängt AMD an? Zen 6? Zen 6c? Beides gleichzeitig?

AMD hat IIRC die F-Variante als ideal für AI angepriesen. Allerdings hat AMD bei der Vorstellung der MI355 mit Werten der Dense Kerne geprotzt. Also von mir ein ganz entschiedenes keine Ahnung.

AMD hat bei Zen 6 beide Varianten unter Turin laufen lassen. AMD hat AFAIK "Turin Dense" nur selten gebraucht.

Wenn auch im Detail noch unklar, ist doch offensichtlich, dass Venice mehr mit Zen 6c als mit Zen 6 abdecken wird (zumindest verglichen zu Turin mit 5/5c). Da sehe ich noch so eine komplette Wildcard.

IMO wird der Dense Kern spätestens mit Zen 7 zum Standardkern. Anders kann man die Äußerungen von Mike Clark gegenüber von Toms Hardware nicht interpretieren.

Bei Zen 6 mit dem Advanced Packaging benötigt AMD offensichtlich eine gemeinsame Kante von CCD und IOD. Damit fällt die zweite Reihe weg, wie sie bei den classic CCDs üblich war. Damit ergibt sich zwangsläufig die Obergrenze 96 Kerne.

Die Frage ist ob, AMD die Frequenz der Dense Kerne erhöht hat.

 

[stefan92x]

Die Frage ist ob, AMD die Frequenz der Dense Kerne erhöht hat.

Da würde ich drauf wetten. Denn ich glaube nicht, dass Venice mit 128 Kernen schwächer wird als Turin mit 128 Kernen (und das ist ja der Wechsel von Zen 5 auf Zen 6c bei der Kernanzahl).

Ich halte es auch für verdächtig in dem Zusammenhang, dass lange über ein 16-Kern CCD spekuliert wurde (eventuell nur für Server), wir mittlerweile aber nur noch vom 12-Kerner hören. Ich halte es da für plausibel, dass der 16-Kern CCD gestorben ist, als klar war, dass der 32-Dense-Kern CCD ausreichend hohe Taktraten schafft.

 

[latiose88]

ja irgendwann kann man die Kerne nicht mehr viel kleiner machen.Spannend wird es also sein wie groß ein Kern bei Zen 6 so sein wird.

 

[ETI1120]

Da würde ich drauf wetten. Denn ich glaube nicht, dass Venice mit 128 Kernen schwächer wird als Turin mit 128 Kernen (und das ist ja der Wechsel von Zen 5 auf Zen 6c bei der Kernanzahl).

Das war auch mein erster Gedanke. deshalb habe ich mir Mal die Frequenzen angeschaut.

400 MHz mehr

Ich halte es auch für verdächtig in dem Zusammenhang, dass lange über ein 16-Kern CCD spekuliert wurde (eventuell nur für Server), wir mittlerweile aber nur noch vom 12-Kerner hören.

Du sagst zurecht, spekuliert. Ich weiß dass es Aussagen in diese Richtung gab, aber ich weiß nicht wie fundiert diese Zahlen waren.

Ich bin kein Fan dieser 12 Kerne und halte sie eigentlich für einen Kompromiß zwischen Server und Desktop. Allerdings passt ein 12 Kern CCD ins Fenster ca. 70 ... ca 80 mm². Bei 16 kernen und 64 MByte L3 kann ich es mir nicht vorstellen. Zumal unklar ist wie viel sich bei der Anzahl der Transistoren je Kern tut. Bei Zen 4 und Zen 5 hat AMD nicht mit den Transistoren geknausert.

Ich halte es da für plausibel, dass der 16-Kern CCD gestorben ist, als klar war, dass der 32-Dense-Kern CCD ausreichend hohe Taktraten schafft.

AMD legt fest wie hoch die Frequenz sein soll und setzt das physical design entsprechend um. Es wäre schon kurios wenn AMD die Frequenz nicht erreicht, auf die das ganze physical design abgestimmt wird.

Wie gesagt ich bin sehr gespannt, wie das CCD mit 32 kernen tatsächlich aussieht.

 

[Alesis]

Wir alle sind keine wissenden

Gut, dann sollte ich besser schreiben, ich habe keinen Plan von den Abläufen in der Fertigung. Meine Spekulationen beruhen auf den Fakt der immer längeren Abstände zwischen den Gens. Zen 4 auf 5 waren 22 Monate + 12 und +19 Tage.

Und später als Juni

Ich phantasiere mindestens 22 Monate nach aktueller Lage, also ~15 Juni und nicht früher.
Irgendwie seltsam finde ich, wenn jetzt schon, also 8 Monate vor Zen 6 kommuniziert werden durfte, dass Zen 6 für AM5 kommt, warum hat es AMD nicht schon früher zugelassen?

 

[stefan92x]

Ich bin kein Fan dieser 12 Kerne und halte sie eigentlich für einen Kompromiß zwischen Server und Desktop.

Im Desktop ist das meiner Meinung nach ein sinnvoller Fortschritt. Im Server halte ich mittlerweile für wahrscheinlich, dass nur die F-Modelle (und eventuell absolute Einstiegsmodelle, siehe sowas wie den 9015) überhaupt noch mit diesem CCD kommen, auch da bedeutet das einen gesunden Fortschritt an Kernen.

AMD legt fest wie hoch die Frequenz sein soll und setzt das physical design entsprechend um.

Bevor das passieren kann, müssen aber auch die Parameter des Fertigungsprozesses feststehen. An irgendeinem Punkt musste AMD intern ja die Frage beantworten, welche Marktsegmente mit welchen Kernen abgedeckt werden sollen, und von dieser Festlegung hängt dann auch ab, welche CCDs es braucht. Das war sicherlich vor dem finalen Physical Design, bis dahin wird es aber sicher eine ganze Reihe Gedankenspiele gegeben haben.

Wie gesagt ich bin sehr gespannt, wie das CCD mit 32 kernen tatsächlich aussieht.

Viel spannender finde ich immer noch das Thema IOD und Sockel. Da ergibt die Gerüchtelage für mich noch gar keinen Sinn.

 

[ETI1120]

Meine Spekulationen beruhen auf den Fakt der immer längeren Abstände zwischen den Gens. Zen 4 auf 5 waren 22 Monate + 12 und +19 Tage.

Aber die Abstände haben sich geändert und wir kennen die Gründe dafür nicht. Deshalb geben die Abstände nur einen ersten Hinweis.

Ich phantasiere mindestens 22 Monate nach aktueller Lage, also ~15 Juni und nicht früher.

Es ist was Sichtungen angeht noch sehr sehr ruhig.

Irgendwie seltsam finde ich, wenn jetzt schon, also 8 Monate vor Zen 6 kommuniziert werden durfte, dass Zen 6 für AM5 kommt, warum hat es AMD nicht schon früher zugelassen?

Weil AMD Zen 5 Prozessoren verkaufen will und dabei hilft Gerede über Zen 6 nicht wirklich. Nun kommen wir in ein Zeitfenster bei dem so oder so über Zen 6 geredet wird und da ist es vorteilhaft wenn klar ist, dass Zen 6 auf AM5 kommt.

Im Desktop ist das meiner Meinung nach ein sinnvoller Fortschritt.

Der wäre auch mit 3 CCDs mit jeweils 8 Kernen drin gewesen. Klar wäre das Platzieren im Package eine Herausforderung geworden.

Im Server halte ich mittlerweile für wahrscheinlich, dass nur die F-Modelle (und eventuell absolute Einstiegsmodelle, siehe sowas wie den 9015) überhaupt noch mit diesem CCD kommen,

Möglich, aber es würde mich doch wundern, gerade bei den kleinen Kernzahlen.

Bevor das passieren kann, müssen aber auch die Parameter des Fertigungsprozesses feststehen.

Bevor die Parameter feststehen kann man kein Physical Design machen. Wie will man sonst Simulieren?

An irgendeinem Punkt musste AMD intern ja die Frage beantworten, welche Marktsegmente mit welchen Kernen abgedeckt werden sollen, und von dieser Festlegung hängt dann auch ab, welche CCDs es braucht. Das war sicherlich vor dem finalen Physical Design, bis dahin wird es aber sicher eine ganze Reihe Gedankenspiele gegeben haben.

der kritische Punkt ist, man braucht ein Gefühl dafür wie groß der Trade Off tatsächlich ist. D. h. was kosten 100 MHz höhere Frequenz in Fläche und in Power.

Insofern dürften die beiden ersten Generationen für AMD auch eine Gelegenheit gewesen sein Erfahrung zu sammeln.

Viel spannender finde ich immer noch das Thema IOD und Sockel. Da ergibt die Gerüchtelage für mich noch gar keinen Sinn.

Das Thema IOD ist weit, was meinst Du?

Bei Client gibt es wenn ich richtig zähle 4 IODs. Wobei ich bei Medusa Point als IOD immer noch skeptisch bin.

Beim Server ist das teilen der IOD folgerichtig. Dass es zwei Typen geben soll wäre überraschend, weil AMD bei Zen 4/5 mit einem ausgekommen ist.

 

[stefan92x]

Bevor die Parameter feststehen kann man kein Physical Design machen. Wie will man sonst Simulieren?

Deshalb sagte ich ja, ich gehe von Gedankenspielen aus, bevor diese Parameter feststanden.

Das Thema IOD ist weit, was meinst Du?

Mir ist immer noch unklar, was sich hinter SP7 und SP8 verbirgt und wie da die Aufteilung sein soll. Was ich bislang gesehen habe, wirkt irgendwie merkwürdig.

 

[ETI1120]

Deshalb sagte ich ja, ich gehe von Gedankenspielen aus, bevor diese Parameter feststanden.

Aber solche Gedankenspiele dringen in der Regel nicht nach draußen. Höchstens dann wenn jemand unvorsichtig ist.

Erst wenn AMD mit Partnern redet und mehr Leute eingeweiht sind nehmen die Leaks und ihre Qualität zu.

Mir ist immer noch unklar, was sich hinter SP7 und SP8 verbirgt und wie da die Aufteilung sein soll. Was ich bislang gesehen habe, wirkt irgendwie merkwürdig.

Weil AMD nicht beim Speicherinterface skaliert?
Das kann noch kommen, siehe SP6, da gibt es 3 Plattformen die sich bei den verfügbaren DIMMS unterscheiden. SP8 könnte eine Option für Server mit viel CPU Power und abgespeckter IO hinzu fügen.

Außerdem gibt es genug Anwendungen die viel Speicher oder viel Bandbreite brauchen.

 

[Icke-ffm]

Das spannendste wird im nächstem Jahr bei TSMC, wie sich 2nm vs 3nm entwickelt und vor allem wie viele Wafer letztendlich dann von Band laufen, die Aktuellen 4.1Mil werden lange nicht das ende der Fahnenstange sein, noch ist der Run da, alles was man an 5nm hat wird ausgelastet sein, das da noch grossartig aufgestockt wird bezweifele ich stark, sprich alle die den nutzen können nicht mehr viel wachsen solange Nvidia noch dort ist.
3nm dürfte jetzt langsam wieder aufgebaut werden um sich auf Nvidia vorzubereiten, sobald Nvidia da angekommen ist wird 5nm von den Wafer Zahlen (wahrscheinlich) wieder abnehmen, da Apple längst weg, Nvidia weniger wird und es wohl alle anderen nicht schaffen werden diese Mengen zu verdauen, Nvidia wird wohl die Apple Wafer in 3nm locker wegfressen sobald die auf 2nm umschwenken.
So ein Umsatzwachstum wie Nvidia wird wohl aber keiner mehr aus dem Stand schaffen, die hatten das glück das sie genau in der Kriese alles bekommen konnten was es gab, da keine Nachfrage da, wird ab nun nicht mehr möglich sein, was nicht vorbestellt ist muss warten. TSMC vorteil das Nvidia denen wohl so den Packing ausbau beschleunigt hat, da dürfte sich dann im nächtstem Jahr der Bedarf auch einpendeln da es dann wieder mehr gleich gewicht gibt, und das wohl auch schneller&gûnstiger auszubauen geht wie die Fertigung selbst.

 

[ETI1120]

... wie viele Wafer letztendlich dann von Band laufen, die Aktuellen 4.1Mil ...

EIne Fab liefert bei Vollauslastung in 3 Monaten ca. 100k Wafer. Das waren die Zahlen für IIRC für 7 und 5 nm.

... was man an 5nm hat wird ausgelastet sein, das da noch grossartig aufgestockt wird bezweifele ich stark,...

Dazu gibt es klare Aussagen von TSMC. 5 nm ist ausgelastet. Auch die Fab in Arizona. Es soll Equipment von 7 nm für die 5 nm Produktion verwendet werden.

3nm dürfte jetzt langsam wieder aufgebaut werden um sich auf Nvidia vorzubereiten,

Der Ausbau von 3 nm ist abgeschlossen. Wenn Nvidia kommt ziehen Apple und AMD weiter. Außerdem will TSMC Equipment von 5 nm für 3 nm verwenden.

Wurde alles im Q2 Call erklärt.

So ein Umsatzwachstum wie Nvidia wird wohl aber keiner mehr aus dem Stand schaffen,

Das Umsatzwachstum von Nvidia kommt nicht aus dem Stand. Als der Hype los ging hatte Nvidia alles bereit nur die Bestellungen bei TSMC waren zu klein.

Das Glück war dass bei TSMC sehr viel freie 5 nm Kapazität herumgammelte. allerdings war wenig Kapazität für CoWoS-S frei. Damit könnte Nvidia nie die Vorliegenden Bestellungen erfüllen.

dürfte sich dann im nächtstem Jahr der Bedarf auch einpendeln da es dann wieder mehr gleich gewicht gibt, und das wohl auch schneller&gûnstiger auszubauen geht wie die Fertigung selbst.

Die Kapazität wird wohl eher nicht reichen. Ein Problem ist dass die größeren Packages überproportional mehr Kapazität brauchen.

Deshalb wird versucht möglichst schnell von CoWoS-S wegzukommen. Mit Panel Level Packaging kann man die Grenzen Wafer sprengen.