News TSMC-Quartalszahlen: Noch einmal 41 Prozent mehr Umsatz, N2 geht in Serie

[Icke-ffm]

Der Ausbau von 3 nm ist abgeschlossen. Wenn Nvidia kommt ziehen Apple und AMD weiter. Außerdem will TSMC Equipment von 5 nm für 3 nm verwenden.

ja das meinte ich ja, wenn Nvidia Umzieht und weiter so wächst werden die Kapazitäten in 3nm irgendwann knapp so das die 5nm umgebaut werden müssen um Nvidia zu befriedigen. aber nur Apple zieht ausnahmslos weiter.
AMD hat gerade erst die Mi355 in 3nm &6nm eingeführt, MI455 soll nur zum Teil 2nm verwenden andere Teil dann wohl auch nicht mehr in 6nm wahrscheinlicher wird wohl 4nm oder eben auch 3nm sein.
IOD Zen6 soll ebenso 3nm werden Epyc dann vermutlich ebenso nur die CCDs sind 2nm und brauchen verhältnismässig wenig wafer da klein und AMD eben lange kein Apple oder NVIDiA ist, aber eben auch am wachsen und noch sind alles was viel Wafer braucht in 6/5/4nm, 6nm wird AMD wohl auslaufen lassen, die frage ist wohin Portierung zu 4nm oder doch 3nm wo mann dann mit Nvidia und andern begrenzt ist.
4nm da zum 5nm gehört macht in meinen Augen mehr sinn für die Wafer Volumen Produkte, spich GPUs APUs und IODs, sicher wird TSMC 5nm hochrüsten ebenso wie 7nm und gleiches später auch 3nm aber eben auch nur wenn der „veraltete“ Prosess nicht mehr Nachgefragt wird.
TSMC sagte mal das sie +70% der fúr 7/5/3nm angeschafften werkzeuge weiter verwenden können.
was sie nicht sagten(logisch) wieviel % der fúr 2nm neu angeschafften Werkzeuge sich auch für 7/5&3nm verwenden lassen denke der anteil der werkzeuge für 2nm die nicht auch genauso für ältere Prozesse verwenden lassen dürften min genauso hoch sein. TSMC hat nicht geschlaffen und hatte gute 2Jahre Zeit umzuplanen, das die neuen Prozesse die alten irgendwann überholen ist normal. Denke somit, das es sehr gut möglich ist das viele der Aktuell für 7/5nm genutzten werkzeuge bereits in soweit getauscht wurden das das umrüsten viel schneller und fexibler geht.
meint geplant ist 7>5>3>2usw. sollte der bedarf an 2nm aber zb. schneller/mehr steigen wie der nach 3, das die 5nm direkt auf 2 oder neuer umgebaut werden. es wird definitiv nun weit schneller gehen mehr Kapazitäten zu schaffen wie noch zum Start von 5nm, denn es gibt zusätzlich zu den neuen Werken ja auch noch etliche Maschinen upgrades so das diese auch noch mehr belichten können.
so das die Zahl von 100k Wafer je Monat je Werk bei Vollauslastung wohl auch gut 20-50% höher liegen könnten, denn die werden auf die dafúr angeschafften Werkzeuge zum Zeitpunkt der Einführung gelten

 

[ETI1120]

ja das meinte ich ja, wenn Nvidia Umzieht und weiter so wächst werden die Kapazitäten in 3nm irgendwann knapp so das die 5nm umgebaut werden müssen um Nvidia zu befriedigen.

Da wird AFAIU nichts umgebaut.

Das vorhandene Equipment der 5 nm Fab wird für die Fertigung von 3 nm Wafer verwendet. Wo soll da bei einem EUV Stepper das Problem sein andere Masken zu verwenden? Auch bei Rest des Equipments lässt sich AFAIU vieles durch Umprogrammieren erledigen, siehe unten.

aber nur Apple zieht ausnahmslos weiter.

Auch Apple zieht nicht ausnahmslos weiter.

Aber sehr viel Wafervolumen zieht weiter, auch von Mediatek und Qualcomm. Außerdem will ja Intel mit den CPUs wieder heim.

Das Problem ist, dass TSMC sehr viel an zusätztlichem Volumen bekommt, nicht nur von Nvidia auch die Logik Dies der HBM Stacks von LG Hynix und später von Micron werden bei TSMC gefertigt werden. AFAIU benötigen viele Kunden so oder so Custom Logik Dies für die HBM Stacks. Und die werden überwiegend bei TSMC gefertigt.

AMD hat gerade erst die Mi355 in 3nm &6nm eingeführt, MI455 soll nur zum Teil 2nm verwenden andere Teil dann wohl auch nicht mehr in 6nm wahrscheinlicher wird wohl 4nm oder eben auch 3nm sein.

Beim IOD der MI450 hängt alles an den HBM 4 Controllern. Wenn es diese IP für 4 nm oder gar N6 gibt, hat AMD eigentlich keinen Grund 3 nm zu verwenden.

Die Diefläche des IODs wird von den XCD vorgegeben.

IOD Zen6 soll ebenso 3nm werden Epyc dann vermutlich ebenso nur die CCDs sind 2nm und brauchen verhältnismässig wenig wafer da klein und AMD eben lange kein Apple oder NVIDiA ist, aber eben auch am wachsen und noch sind alles was viel Wafer braucht in 6/5/4nm, 6nm wird AMD wohl auslaufen lassen, die frage ist wohin Portierung zu 4nm oder doch 3nm wo mann dann mit Nvidia und andern begrenzt ist.

Bei Ryzen und EPYC gilt, 3 nm für den IOD ergibt nur dann Sinn wenn AMD sehr viel Logik auf den IOD knallt. Die oft genannten 3 nm für den cIOD ergibt nur mit einer NPU oder einer großen GPU wegen AI Sinn.

Beim sIOD gibt es weder GPU noch NPU und da wäre AFAIU 3 nm nicht notwendig. Wenn es hier bei 6 nm bleibt würde es mich nicht überraschen.

Die Fläche in 2 nm die AMD benötigt, ist ordentlich. Wenn der dense CCD monolithisch werden sollte, würde dieser sehr viel Fläche benötigen. Doppelt so viele Kerne und 4 Mal so viel L3 Cache bei 25 % höhere Dichte laut Angaben von TSMC. Falls AMD diesen CCD im 3D-Stacking herstellt sollte und für den Cache N4P verwendet würde, wäre es natürlich weniger. Bei maximal 8 CCDs hat AMD viel Platz im Package für EPYC.

Die Anzahl der Transistoren der classic CCD, Zahlen von TPU:

	Die Size in mm²	Anzahl Transistoren in Milliarden	Zuwachs an Trasistoren	Millionen Transistoren je mm²
Aspen Highland , Zen 2	74	3,9	---	52,7
Becken Ridge, Zen 3	80,7	4,15	6 %	51,4
Durango, Zen 4	71	6,5	57 %	92,9
Eldora, Zen 5	70,6	8,315	28 %	117,78

Die massiv gesteigerte Floating Point Leistung insbesondere mit AVX-512 bei Zen 4 und Zen 5 erforderte einiges zusätzlichen Transistoren. Und der sehr hohe SRAM Anteil im CCD bedeutet, dass AMD die für Prozesse genannten Transistordichten bei weitem nicht erreichen kann. Und so sind die 117,78 MT/mm² des Zen 5 CCDs im Vergleich zu den 150 MT/mm² des Navi 31 GCD fast schon mickrig. Das Navi GCD hatte übrigens mehr IO als das CCD.

Wir wissen nicht wie viel Transistoren AMD gebraucht hat um die ganzen offenen Baustellen von Zen 5 zu schließen. Wir wissen auch nicht welche der schönen neuen Dingen, die in der Pipeline sind, AMD schon in Zen 6 umgesetzt hat.

AMD hat zwei Mal den L3 dichter gepackt und ist bei L2 auf eine andere SRAM-Zelle gewechselt, ob AMD hier noch was rauskitzeln kann?

4nm da zum 5nm gehört macht in meinen Augen mehr sinn für die Wafer Volumen Produkte, spich GPUs APUs und IODs, sicher wird TSMC 5nm hochrüsten ebenso wie 7nm und gleiches später auch 3nm aber eben auch nur wenn der „veraltete“ Prosess nicht mehr Nachgefragt wird.

Woher kommt der Unsinn, dass die alten Prozesse nicht mehr nachgefragt würden? Die sehr guten Margen und Gewinne von TSMC entstehen, weil TSMC in den abgeschriebenen Fabs mit den abgeschriebenen alten Prozessen viele Wafer produziert. Einfach Mal anstatt der Prozentwerte die absoluten Werte anschauen.

TSMC hat mit 7 nm Wafer im 3 Quartal ca. 3,9 Milliarden USD Umsatz gemacht. Mit 16 nm und 28 nm waren es jeweils ca. 2 Mrd USD. Da TSMC nur volle %-Werte angibt und mit meiner Schätzung des Anteils des Waferumsatzes (85 %) ergibt sich ein Bandbreite von +/- ca. 140 Millionen USD.

TSMC sagte mal das sie +70% der fúr 7/5/3nm angeschafften werkzeuge weiter verwenden können.

C.C. Wei hat im Q2 Call folgendes gesagt:

Mir gefällt ihr Kommentar, dass wir unseren Wert verkaufen müssen, weil wir bei der N3-Kapazität knapp sind. Das wird noch ein paar Jahre so bleiben, sehr knapp. Und tatsächlich ist auch N5 sehr knapp. Die Nachfrage ist hoch, weil viele unserer KI-Produkte noch in 4-Nanometer sind und wahrscheinlich in den nächsten zwei Jahren auf 3 Nanometer umgestellt werden. In der Zwischenzeit ist die Kapazität bei N5 also immer noch sehr knapp. Bei N3 ist sie sogar noch knapper. Deshalb arbeiten wir hart daran.

Einer der Vorteile von TSMC ist, dass wir über einen GigaFab-Cluster verfügen. So haben wir zwischen N7, N5, N3 und sogar dem zukünftigen N2 für fast jeden Node etwa 85 % bis 90 % gemeinsame Werkzeuge. Das ist zwar nicht kostenlos, aber für TSMC ist es viel einfacher, die Kapazitäten zwischen diesen Nodes anzupassen oder umzuwandeln.

Ich möchte Ihnen heute mitteilen, dass wir die N7-Kapazitäten nutzen, um N5 zu unterstützen, da N5 zu knapp ist. Und dann wandeln wir N5 in N3 um, wie Sie gerade erwähnt haben. Das werden wir auch weiterhin tun.

Und so ist heute die Kapazität unserer Spitzentechnologie sehr knapp, wir definieren sie als N7 und darunter. Angesichts dessen arbeiten wir sehr hart daran, um – um es noch einmal mit meinen Worten zu sagen – die Lücke zwischen Nachfrage und Kapazität zu schließen.

was sie nicht sagten(logisch) wieviel % der fúr 2nm neu angeschafften Werkzeuge sich auch für 7/5&3nm verwenden lassen denke der anteil der werkzeuge für 2nm die nicht auch genauso für ältere Prozesse verwenden lassen dürften min genauso hoch sein.

TSMC hat in den letzten Jahren für die neuen Nodes immer neue Fabs gebaut. D. h. für den neuen Node wurde zusätzliche Waferkapazität hingestellt. Eine Fab oder Phase wie sie TSMC nennt hat wie gesagt eine Kapazität von ca. 100k Wafer im Quartal.

Bis zum nächsten Herbst nimmt TSMC 4 neue Fabs für N2 in Betrieb. Für A16 kommen noch welche hinzu, so dass es IIRC 7 neue Fabs für den N2 Node werden. Arizona ist nicht dabei. Und für A14 baut TSMC wieder komplett neue Fabs.

Dieses Jahr hat TSMC angekünfigt, dass sie einige ganz alte Fabs stilllegen wollen.

TSMC hat nicht geschlaffen und hatte gute 2Jahre Zeit umzuplanen, das die neuen Prozesse die alten irgendwann überholen ist normal.

TSMC macht die Gewinne damit, dass sie die abgeschrieben Anlagen der alten Prozesse immer noch auslasten können. D. h., TSMC hat die alten Fabs und die alten Nodes bisher immer weiter betrieben. Was sich geändert hat ist dass TSMC seit 7 nm viel mehr Fabs für einen Node baut. Und es fällt nun schwerer diese erheblich höhere Kapazität dauerhaft auszulasten.

Außerdem war die Halbleiterkrise von 2023 mit dem Absatzeinbruch bei TSMC eine Warnung für TSMC nicht zu viel Kapazität hochzuziehen. Damit das Geschäftsmodell von TSMC weiterhin aufgeht, muss TSMC das Equipment der alten Nodes nun für die nächsten Prozess mit verwenden. Damit kann TSMC zum einen wie bisher das Equipment lange auslasten und zum anderen die Ausgaben für das Equipment für die neuen Nodes drücken.

Denke somit, das es sehr gut möglich ist das viele der Aktuell für 7/5nm genutzten werkzeuge bereits in soweit getauscht wurden das das umrüsten viel schneller und fexibler geht.

Da die Prozesse 85 bis 90 % gemeinsame Werkzeuge haben wird praktisch nichts getauscht und es wird auch nichts umgerüstet.

Jeder Die hat so oder so seine eigenen Masken und da TSMC so oder so verschiedene Prozessvarianten herstellt, ist das tauschen der Rezepte für TSMC ein übliches Vorgehen.

so das die Zahl von 100k Wafer je Monat je Werk bei Vollauslastung wohl auch gut 20-50% höher liegen könnten, denn die werden auf die dafúr angeschafften Werkzeuge zum Zeitpunkt der Einführung gelten

Erstens waren es 100k Wafer im Quartal. Aus welchem Grund soll die Waferkapazität einer Fab beim Wechsel auf einen moderneren Node steigen?

Zweitens, so wie ich es verstehe wird kein Equipment neu angeschafft, sondern das vorhandene für den nächsten Prozess verwendet. Die Fabkapazität ergibt sich aus der Fläche im Reinraum. Zeitkritisch ist nicht die Lithografie sondern es ist das Ätzen und der Materialauftrag (CVD, PVD, ...), weshalb sehr viele Maschinen dieser Typen angeschafft werden müssen, damit die Lithografie ausgelastet werden kann.

 

[Icke-ffm]

Eine Fab oder Phase wie sie TSMC nennt hat wie gesagt eine Kapazität von ca. 100k Wafer im Quartal.

Das ist was ich meine, selbst wenn die 100k Wafer die Kapazitätsgrenze einer Fab sind, so sind dennoch die Maschinen/Werkzeuge schneller geworden, sprich haben sie Anfangs 4 Scanner (als Zahl) benötigt um diese 100k Wafer zu erreichen tun es nun nur noch 3.
Mir geht es nicht um den Umsatz, sondern um die Kapazität, TSMC hat im Q3/22 fast genauso viel Wafer belichtet wie im Q3/25 und das obwohl neue Fabs hinzugekommen sind sowie auch die Werkzeuge schneller/effizienter geworden sind, und da man eben die Werkzeuge weiter verwenden kann, ist es nur logisch das TSMC noch reichlich Potenzial hat die stückzahlen zu steigern.
das die Prozesse ausgelastet und ausgebucht sind ist gewollt, denn wie Du sagtest kann TSMC keine überkapazitäten brauchen. Die aktuell aber wohl noch immer hat, in welchem Prozess auch immer.
Mir geht es darum wie viele Wafer die nun in einem Quartal raushauen könnten, bzw. wann wir den peek erreichen

Woher kommt der Unsinn, dass die alten Prozesse nicht mehr nachgefragt würden?

gut, war falsch ausgedrückt, ich meine das es wirklich neue/mehr Kapazitäten braucht und wie viel mehr.
Ich meinte das schon immer die beiden top Notes das Geld bringen und somit die Nachfrage bei den vorherigen schwindet, bzw. einpendelt die sind dann eben den wirklichen Bedarf darstellen.
Sprich die Umsätze von 5nm werden sich zu 3 oder besser verschieben und 5 sich irgendwann einpendeln, oder eben wie damals 10nm komplett verschwinden, da eben die selben Werkzeuge genutzt werden können.

Beim sIOD gibt es weder GPU noch NPU und da wäre AFAIU 3 nm nicht notwendig. Wenn es hier bei 6 nm bleibt würde es mich nicht überraschen.

Aus Sicht von AMD macht es eventuell wirklich keinen sin einen besseren Prozess zu verwenden, aus TSMC sichtweise schon, denn beide brauchen neue und teure Werkzeuge die man weiter nutzen kann und wenn es für TSMC wirklich egal ist ob sie ein Wafer in 6 oder 3nm belichten und nur das roh Material teurer ist kann man die Preise für 6nm soweit anheben bzw. den Prozess den man genutzt haben möchte eben senken, so das die Kunden lieber wechseln weil es eben Preislich interessanter ist.
selbst wenn AMD das Material und oder Herstellung teurer Kommt, haben sie die Prozessvorteile und benötigen weniger Material somit Herstellungs Kosten fürs Produkt +/- gleich.
TSMC muss weniger neue Kapazität schaffen denn der Kunde der vorher 100k Wafer benötigt hat braucht dann zb. nur noch 80k will er aber nun 10% mehr braucht es nur noch Material und keine Werkzeuge mehr.

 

[ETI1120]

Das ist was ich meine, selbst wenn die 100k Wafer die Kapazitätsgrenze einer Fab sind, so sind dennoch die Maschinen/Werkzeuge schneller geworden, sprich haben sie Anfangs 4 Scanner (als Zahl) benötigt um diese 100k Wafer zu erreichen tun es nun nur noch 3.

und das habe ich doch beantwortet: Die zeitkritischen Schritte sind Ätzen und Materialauftrag und die meisten Maschinen werden für diese Aufgaben benötigt. Dass die Kisten von ASML schneller werden ist schön, schlägt aber nicht voll durch weil die anderen Maschinen deswegen nicht schneller ätzen oder das Matrial schneller auftragen.

Die Anzahl der Metallisierungslayer nimmt zu. GAA-FET sind komplexer als FinFET. Als das erhöht den Zeitaufwand je Wafer.

gut, war falsch ausgedrückt, ich meine das es wirklich neue/mehr Kapazitäten braucht und wie viel mehr.
Ich meinte das schon immer die beiden top Notes das Geld bringen und somit die Nachfrage bei den vorherigen schwindet, bzw. einpendelt die sind dann eben den wirklichen Bedarf darstellen.

Die neuen Nodes bringen den Umsatz. Die alten Nodes bringen den Gewinn. Bei den neuen Nodes ist die Marge unterdurchschnittlich. Sie werden durch die hohen Abschreibungen auf die Fab und das Equipment gedrückt.

Aus Sicht von AMD macht es eventuell wirklich keinen sin einen besseren Prozess zu verwenden, aus TSMC sichtweise schon,

AMD ist der Kunde und die Interessen von AMD überwiegen. AMD wird nicht 40 % ohne jeden nutzen drauflegen wollen.

selbst wenn AMD das Material und oder Herstellung teurer Kommt, haben sie die Prozessvorteile und benötigen weniger Material somit Herstellungs Kosten fürs Produkt +/- gleich.

Die Prozessvorteile sind beim IOD nicht das entscheidende deshalb wird er auch bei der MI350 in N6 gefertigt während das XCD auf 3 nm gewechselt ist.

Aus einem Vortrag von Sam Naffziger auf der DAC im November 2021:

Weil Analog so gut wie nicht mehr Skaliert hat AMD bei Zen 2 IO und CPU-Cores samt Cache getrennt. Auch die Skalierung von SRAM von N6 auf N3 ist bescheiden.

Einer der wesentliche Aspekte des Chiplet-Ansatzes ist, dass man die einzelnen Chiplets in dem für sie notwendigen Node herstellen lässt. Chiplets zu machen, und dann weil Logik und IO mischt den IOD in sehr teuren Nodes fertigen zu müssen ist nicht ideal.

Deswegen interessiert es mich sehr, warum AMD bei Strix Halo IO und GPU auf einen Die gepackt hat. Denn das hat dazu geführt dass die IO sehr viel Fläche auf einem teuren Die belegt. Weshalb AMD mit den PCIe Lanes geizen musste.

TSMC muss weniger neue Kapazität schaffen denn der Kunde der vorher 100k Wafer benötigt hat braucht dann zb. nur noch 80k will er aber nun 10% mehr braucht es nur noch Material und keine Werkzeuge mehr.

Das IOD skaliert nicht, die Größe wird von den XCDs festgelegt. Damit der Prozess relevant wird müsste AMD noch einiges an Logik ins IOD packen.

 

[stefan92x]

Deswegen interessiert es mich sehr, warum AMD bei Strix Halo IO und GPU auf einen Die gepackt hat. Denn das hat dazu geführt dass die IO sehr viel Fläche auf einem teuren Die belegt. Weshalb AMD mit den PCIe Lanes geizen musste.

So viel ist es doch auch wieder nicht? https://www.techpowerup.com/332745/amd-ryzen-ai-max-strix-halo-die-exposed-and-annotated#g332745-2

Und meine Interpretation war eigentlich immer, dass Strix Halo wenig PCIe-Lanes bekommen hat, weil er nie mit dGPUs kombiniert werden sollte. Braucht also nur die "Storage-Lanes". Wenn überhaupt wären die Memory-Controller plus Caches ein Grund für extra IOD bei Strix Halo, aber genau damit hat RDNA3 ja eher Schwierigkeiten gehabt, als wirklich davon zu profitieren.

 

[ETI1120]

So viel ist es doch auch wieder nicht? https://www.techpowerup.com/332745/amd-ryzen-ai-max-strix-halo-die-exposed-and-annotated#g332745-2

Der Die hat über 300 mm².

Und meine Interpretation war eigentlich immer, dass Strix Halo wenig PCIe-Lanes bekommen hat, weil er nie mit dGPUs kombiniert werden sollte. Braucht also nur die "Storage-Lanes".

Und diese Einschätzung war nun Mal falsch.

Wenn überhaupt wären die Memory-Controller plus Caches ein Grund für extra IOD bei Strix Halo, aber genau damit hat RDNA3 ja eher Schwierigkeiten gehabt, als wirklich davon zu profitieren.

Ich kenne keinen Test von Navi 31 und 32, der irgendein Bottleneck zum VRAM zeigt.
D. h. die MCD funktionieren wie erwartet. Es gibt aber jede Menge Tests die ein abstruses Verhalten des Taktes auf dem GCD zeigen.

 

[stefan92x]

Der Die hat über 300 mm².

Und PCIe macht davon nur wenig aus.

Und diese Einschätzung war nun Mal falsch.

War sie das? Hat AMD irgendwann mal angedeutet, dass man Strix Halo mit dGPUs kombinieren sollte? Klar geht das, aber hat AMD das Produkt so positioniert? Mir wäre das zumindest noch nirgendwo aufgefallen.

Ich kenne keinen Test von Navi 31 und 32, der irgendein Bottleneck zum VRAM zeigt.
D. h. die MCD funktionieren wie erwartet.

Ja das schon. Aber es muss ja Gründe geben, warum AMD diese Idee bei RDNA 4 und 3.5 (also Strix Halo) wieder verworfen hat. Vielleicht lohnt es sich da finanziell doch noch nicht?

 

[Icke-ffm]

Dass die Kisten von ASML schneller werden ist schön, schlägt aber nicht voll durch weil die anderen Maschinen deswegen nicht schneller ätzen oder das Matrial schneller auftragen.

Du scheinst da Ahnung zu haben, im Gegensatz zu mir, ich sehe das pragmatisch als leihe.
Werk gebaut für 100k Wafer dafür braucht es 4 Maschinen ASLM (die riesig sind) und wohl am teuersten (laut meinem Verständnis)
Ich sehe das Pragmatisch bei der Installation werden für diese 100k. Platz und Maschinen gebraucht, kann ich nun mit einem Teil der Maschinen mehr fertigen, so baue ich einen Teil ab und Stelle die dazu die es braucht um das mehr an Waren zu verarbeiten selbst wenn es dann eben kein 50 sondern nur 25% mehr sind.

Für mich als Ahnungslosen sind die CCDs von Zen 3/4/5 das was am besten Skaliert dennoch sind sie mit 51/91/117Mil Transistoren mm2 schlechter dran wie Navi der beides nun wieder all in hat
N23 -7nm 45Mil mm2
n33 -6nm 65Mil mm2
N48 -4nm 149Mil mm2
Zen 3 auf 5 ist nur 51 auf 117Mil gestiegen obwohl das Material das selbe ist, was ich sagen will TSMC stellt das Material AMD muss so designen das es auf wenig fläche viel Leistung bringt und das ist Monologisch besser gegangen bei Navi wie bei den Zen CCDs. somit ist es an AMD so zu designen das sie den Fertigungsvorteil auch nutzen, sprich Logik maximieren und Analog so weit es geht zu minimieren.

Wie gesagt habe null Plan von der Technik, mich interessieren nur die möglichkeiten und da sehe ich viele
AMD könnte Analoge Teile die noch im CCD sitzen in den IOD verlegen und den CCD nur für SRAM und Logig nutzen eventuell gar noch SRAM mit in den IOD packen, denn wenn er in 3nm kommt ist er noch immer besser wie Zen5 in 4 dazu besseres packing, vieles möglich
Ich erwarte vom neuen IOD das dieser die CCDs ganz abschalten kann, sprich auch ohne diesen zumindest lauffähig zu sein mit CPU Kern oder kernen

 

[stefan92x]

AMD könnte Analoge Teile die noch im CCD sitzen in den IOD verlegen

Nein. Denn das letzte "analoge" was noch im CCD sitzt, dient der Verbindung zum IOD. Aber auch das kann schrumpfen, wenn man das Packaging ändert (so wie bei Strix Halo schon passiert) und die Distanz minimiert.

und den CCD nur für SRAM und Logig nutzen

Das ist der Ist-Zustand.

eventuell gar noch SRAM mit in den IOD packen

Aufgrund der Latenzen wäre das nur möglich, wenn man 3D-Stacking nutzen würde und CCD und IOD aufeinander stapelt. Ist aber nicht undenkbar, wir sehen sowas bereits bei der MI300A/C

Ich erwarte vom neuen IOD das dieser die CCDs ganz abschalten kann, sprich auch ohne diesen zumindest lauffähig zu sein mit CPU Kern oder kernen

Ich nicht. Dazu müsste man ja wieder Kerne im IOD unterbringen, obwohl die wunderbar skalieren würden. Der Schmerz mit dem Idle-Verbrauch kommt daher, dass der Infinity Fabric nicht abschaltbar ist. Aber bei Strix Halo sehen wir schon, dass das gar kein Problem ist, wenn man eben keine fetten SerDes mehr dafür braucht.

 

[Icke-ffm]

Das ist der Ist-

danke, aber dann gibt's was anderes Optimierungen, wie gesagt der full Note 7 auf 5nm hat 58% mehr gebracht von 5 auf 4 hingegen auch noch mal 28% und wenn es nun 2 Notes hoch geht und selbst der IOD noch 1 hoch gibt es da sicher Potenzial.

Wie gesagt da seit Ihr wohl besser drin, aber optimieren kann man immer alles und wenn das Material besser ist kommen eventuell neue Möglichkeiten die es zuvor nicht gegeben hat

 

[stefan92x]

danke, aber dann gibt's was anderes Optimierungen, wie gesagt der full Note 7 auf 5nm hat 58% mehr gebracht von 5 auf 4 hingegen auch noch mal 28% und wenn es nun 2 Notes hoch geht und selbst der IOD noch 1 hoch gibt es da sicher Potenzial.

Taktpotenzial ist auch immer eine Frage. Dichter gepackte Chips Takten normalerweise niedriger. Deshalb haben GPUs höhere Transistordichten als CPUs und deshalb takten AMDs Dense-Kerne niedriger als die Standardvarianten.

Wird auf jeden Fall sehr spannend bei Zen 6, wie AMD da das Portfolio aufbaut.

 

[aRkedos]

Achja die Börse.... Earnings Call übertrifft alle Erwartungen und zeigt auch nochmal, dass die Nachfrage nach Chips intakt ist, aber die Aktie geht erstmal runter.

 

[ETI1120]

Und PCIe macht davon nur wenig aus.

1. Das was als PCIe PHY annotiert ist.
2. Weil nur 16 Lanes vorhanden sind.
3. Es wird einen Grund haben warum AMD bei den Mobilprozessoren mit PCIe Lanes geizt.

War sie das?

Wer redet von dGPUs?

Strix Point und Krackan Point mit deutlich schlechteren GPUs haben ebenfalls nur 16 Lanes.

Wenn man wie Minisforum einen coolen MiniPC mit 2 x 10 Gbit Ethernet und 4 Lanes im Slot bauen will, gehen die PCIe-Lanes aus. Die zweite SSD mit einer Lane anzubinden ist schon etwas dünn.

Ja das schon. Aber es muss ja Gründe geben, warum AMD diese Idee bei RDNA 4 und 3.5 (also Strix Halo) wieder verworfen hat.

Hatten wir schon Mal. Man kann viel spekulieren.

RDNA 3 war offensichtlich ein Unfall. RDNA 4 hat zwar mit der Performance überrascht, aber dass AMD nur 2 Dies auflegt ergibt auch mit der erklärten Main Stream Strategie keinen Sinn.

Vielleicht lohnt es sich da finanziell doch noch nicht?

Offensichtlich hat es sich bei Navi 33 nicht gelohnt.
Dann hat es sich wohl auch bei Navi 44 nicht gelohnt.
Dann bleibt die Frage warum hat AMD Navi 48 monolitisch umgesetzt. Denn der vergleichbare Navi 32 war per Chiplet umgesetzt.

Und warum macht AMD auch bei den CPUs nun das aufwändigere Advanced Packaging und macht es bei den GPUs nicht (mehr).

Warten wir Mal ab, wie AMD Zen 6 tatsächlich umsetzt.
Ich war mir lange ziemlich sicher, dass es Fanout wie bei Strix Halo wird.

Seit ich Mal nachgerechnet habe, bin ich nicht mehr so sicher. Es könnte bei den Classic Dies wie bei Strix Halo gerade so aufgehen. Falls aber AMD das Infinity Fabric verbreitern sollte, ...

Allerdings wird es bei den dense CCD auch mit dem bisherigen Infinity Fabric und Fanout eng. Ich erwarte 2 Ports je Die. Mit 4 Dies je Seite, 2 Ports je Dies und 2000 Wires je Port und 250 Verbindungen je mm komme ich auf 64 mm.

Und sollte das "ungefähr 2000" 2100 Wires sein und ich mit meiner Milchmädchenrechnung richtig liegen, wären wir bei 67,2 mm.

Nein. Denn das letzte "analoge" was noch im CCD sitzt, dient der Verbindung zum IOD.

So ist es.

aus: "Pioneering Chiplet Technology and Design for the AMD EPYC™ and Ryzen™ Processor Families" von Sam Naffziger et. al.

Aber auch das kann schrumpfen, wenn man das Packaging ändert (so wie bei Strix Halo schon passiert) und die Distanz minimiert.

Die Fläche wird kleiner, aber auch bei Sea of wires sind Schaltungen notwendig.

Der große Abstand bei den bisherigen Dies auf dem Substrat ist AFAIU wegen dem Routing notwendig.

Mit Fanout mit der erheblich höheren Liniendichte gibt es diese Probleme nicht. Deshalb können die Dies eng zusammenrücken. Wie es mit der Reichweite der Signale ist weiß ich nicht. IIRC gibt es Überlegungen bei Fanout lange Verbindungen innerhalb eines Dies über das Package zu führen anstatt in der Metallisierung des Dies.

Bei Silizium Interposer oder Siliziumbrücke müssen die Dies eng beieinander sein, da diese nur Verbindungen über eine kurze Distanzen ermöglichen.

Aufgrund der Latenzen wäre das nur möglich, wenn man 3D-Stacking nutzen würde und CCD und IOD aufeinander stapelt.

Zumindest was den L3-Cache anbelangt wäre es nicht hilfreich. Das würde bestenfalls als MALL wie bei Strix Halo taugen.

Ist aber nicht undenkbar, wir sehen sowas bereits bei der MI300A/C

Dieser Cache ist in der Beschreibung des Memory Modells der GPU in LLVM übrigens nicht erwähnt, der Infinity Cache von RDNA 2 bis 4 schon.

Deshalb gehe ich davon aus, dass dieser Cache im IOD ausschließlich dazu dient, die Zugriffe auf die bzw durch die anderen Dies zu puffern. Ganz so wie es im Patent "Active Bridge Chiplet with Integrated Cache" beschrieben ist.

Ich nicht. Dazu müsste man ja wieder Kerne im IOD unterbringen, obwohl die wunderbar skalieren würden. Der Schmerz mit dem Idle-Verbrauch kommt daher, dass der Infinity Fabric nicht abschaltbar ist. Aber bei Strix Halo sehen wir schon, dass das gar kein Problem ist, wenn man eben keine fetten SerDes mehr dafür braucht.

Das ist der Punkt. Das Konzept ist an sich cool. Aber wenn man es nicht braucht, bringt es nur Komplexität.

Da es bei Strix Halo auch ohne geht, bin ich inzwischen auch skeptisch was den oft zitierten LP Kern anbelangt.

 

[Icke-ffm]

Aber auch das kann schrumpfen, wenn man das Packaging ändert (so wie bei Strix Halo schon passiert) und die Distanz minimiert.

Sehe ich das richtig, das Halo andere CCDs verwendet wie die normalen Ryzen ? Oder ist das ein Fehler bei Techpowerup, da steht was von new IFPO auf dem CCD Bild und die Größe wird nur mit 67,07mm2 angegeben obwohl sonnst über all 70,6mm2 steht.

 

[stefan92x]

Sehe ich das richtig, das Halo andere CCDs verwendet wie die normalen Ryzen ?

Siehst du richtig, das ist genau was ich meinte. Die normalen Ryzen/Epyc CCDs haben eben die großen Schaltungen für die SerDes drin, um den Infinity Fabric über das package senden zu können. Die entfallen beim "Sea of wires" in Strix Halo, wo direkt parallel CCD und IOD verbunden werden, statt dass über das serielle Interface laufen zu lassen. Das braucht zwar auch ein bisschen Fläche, aber wie man sieht deutlich weniger und verbraucht auch viel weniger.

 

[Icke-ffm]

Cool, das passt zu meiner Vermutung, das es doch noch einen neuen IOD für Zen5 gibt, eventuell gibt es mit Zen6 auch 2verschiedene IODs
Neuer IOD in 6nm, verbesserter Speicher Controller ohne IGPU und Anbindung für 2CCD sowie alles was man sonnst noch nicht unbedingt braucht dafür kleiner und in der Herstellung günstiger wie der alte

Sowie einen neuen IOD in 3nm der 12CU iGPUweniger Cache, NPU, USB4 usw. Bietet aber nur einen CCD der 8Zen5 bzw.12Zen6 Kerne unterstützt und für Mobil Optimiert ist zusammen mit 3nm könnte das am Ende auch schneller sowie günstiger in der Herstellung sein wie ein Stix Point solange man einen Zen5 CCD anbindet

Nur für Halo einen neuen CCD aufzulegen der sonnst nirgendwo genutzt werden kann macht sonnst überhaupt keinen Sinn, dafür ist und bleibt es ein NischenProdukt mit viel zu wenig stückzahl um dafür gleich 2neue Masken zu entwerfen.

Ich finde nirgends Infos zu Kraken Point grössen einzig Strix finde ich mit 232,5mm2 die beiden Kraken sind ja kleiner nur wie viel finde ich leider nirgends

 

[ETI1120]

Das braucht zwar auch ein bisschen Fläche, aber wie man sieht deutlich weniger und verbraucht auch viel weniger.

Hinzu kommt dass AMD diese Verbindungen nach Belieben ein und ausschalten kann.

Beim IFOP sagt AMD dass das wieder hochfahren zu lange dauert weshalb AMD sie nicht ausschalten kann.

 

[Icke-ffm]

und allein das könnte dem lästig hohen IDE Verbrauch vielleicht am ende dienlich sein.
Ich hoffe wir hören am 11.11 mal wieder was spannendes neues nicht nur KI Blabla. AMD sollte so langsam mal bisschen mehr Profit abwerfen meine Aktien wollen über 2000% bleiben und gerne nächstes Jahr dann die 4000% knacken

 

[ETI1120]

und allein das könnte dem lästig hohen IDE Verbrauch vielleicht am ende dienlich sein

Das behebt das Problem mit dem hohen Verbrauch in IDLE und niedriger Last.

Ich hoffe wir hören am 11.11 mal wieder was spannendes neues nicht nur KI Blabla.

Wenn AMD nur über AI reden wollte hätten sie einen AI Termin angekündigt.

Aber AI wird ein/der Schwerpunkt sein. Und wenn man hört wie umlagert die beiden Helios Rack auf der OCP Conference waren, gibt es da auch einiges an Interesse an AI.

AMD sollte so langsam mal bisschen mehr Profit abwerfen meine Aktien wollen über 2000% bleiben und gerne nächstes Jahr dann die 4000% knacken

Aber das hängt nun Mal alleine an AI.

 

[Icke-ffm]

Das behebt das Problem mit dem hohen Verbrauch in IDLE und niedriger Last.

Und das wäre ein Top Verkaufsargument gerade bei den OEMs und der neue CCD würde sich nicht nur durch weniger Fläche bezahlt machen, den die 3mm2 dürften kaum was bringen.

Wenn AMD nur über AI reden wollte hätten sie einen AI Termin angekündigt.

Stimmt auch wieder

Aber das hängt nun Mal alleine an AI.

Nein, nicht nur. Ein Problem von AMD ist das sie zwar wachsen und die Marge gesteigert haben aber auch die gehts nicht weiter und Gewinne sind gerade was das ehemalige und Volumen Kerngeschäft betrifft leider noch immer nicht da, die Ops Margen unterirdisch.
Sicher ist KI der Haupt treiber aber auch auch die Ops Margen müssen gerade im Client deutlich steigen
Denn bei KI wird, so befürchte ich erstmal nur Umsatz mit im Vergleich zu Nvidia unterirdischen Marge gemacht. Aber warten wir es ab, am Do erstmal Intel Zahlen und vor allem Ausblick den ich nicht viel zutraue