Fireplace April 2026

News Versal Premium Gen 2 MoP: AMD packt LPDDR5X statt HBM direkt auf das Package

Volker

Ost 1
Teammitglied
Registriert
Juni 2001
Beiträge
20.319
AMDs Embedded-Sparte erhält mit dem Versal Premium Gen 2 Memory on Package (MoP) ein neues Flaggschiff-Produkt – ohne HBM. Herausragend ist, dass vier Speicherchips mit 32 GByte LPDDR5X direkt neben dem Chip auf demselben Package untergebracht sind und so 288 GByte/s Bandbreite ermöglichen – und dabei auch noch Platz sparen.

Zur News: Versal Premium Gen 2 MoP: AMD packt LPDDR5X statt HBM direkt auf das Package
 
  • Gefällt mir
Reaktionen: the_IT_Guy, Haldi, LinuxTux und 3 andere
Herausragend ist, dass vier Speicherchips mit 32 GByte LPDDR5X direkt neben dem Chip auf demselben Package untergebracht sind...

vs.

AMD verbaut daher in Zukunft beim Versal-Chip 32 GByte LPDDR5X-9000 direkt mit auf das Package.

Sind das jetzt 32GiB pro Chip (also 128GiB insgesamt), oder 32GiB insgesamt (also 8GiB pro Chip)?

Ich bin verwirrt...
 
  • Gefällt mir
Reaktionen: nyster und lynx007
Araska schrieb:
Sind das jetzt 32GiB pro Chip (also 128GiB insgesamt), oder 32GiB insgesamt (also 8GiB pro Chip)?

Ich bin verwirrt...
32 GByte in 4 Packages mit 64 Gb. Steht doch eindeutig Auf Folie 12 (Bild 3/14)

Die Version des Versal mit HBM war kaum auf dem Markt, da hat sie AMD auch schon wieder eingestampft.
 
  • Gefällt mir
Reaktionen: nyster, lynx007, Araska und eine weitere Person
  • Gefällt mir
Reaktionen: b00n.at
Ist es einfacher/günstiger Signale auf einem Package zu routen? Hintergrund der Frage: Jetzt wo man nicht nur mehr HBM drauf stapelt, kann man einfach die Bandbreite das Speicherinterface nach oben skalieren damit man günstigeren Speicher verbauen kann und davon einfach mehr davon verbaut?

€: Speicherinterface nicht Bandbreite :freak:
 
Zuletzt bearbeitet:
R4yd3N schrieb:
Ist es einfacher/günstiger Signale auf einem Package zu routen?
Wenn man Advanced Packaging verwendet entstehen erst einmal höher Kosten.
Außerdem ist der Speicher fest verlötet.

Der große Vorteil ist dass man mit Advanced Packaging mit erheblich kleinerem Kontakten und erheblich schmaleren Leiterbahnen (Breite & Abstand) erreichen kann. Damit kann man ein erheblich breiters Speicherinterface als auf dem gewöhnlichen PCB erreichen. Apple demonstriert das seit Jahren.

Der andere Vorteil bei Advanced Packaging ist, dass man weniger Energie benötigt um die Bits vom Memory Die zum Prozessor zu bringen.

Wenn man das System geschickt aufbaut sind zwar die Kosten im Package höher, aber die Kosten im System fallen. Hinzu kommt dass man alles kompakter Umsetzen kann.

R4yd3N schrieb:
Hintergrund der Frage: Jetzt wo man nicht nur mehr HBM drauf stapelt, kann man einfach die Bandbreite nach oben skalieren damit man günstigeren Speicher verbauen kann und davon einfach mehr davon verbaut?
HBM hat den Vorteil dass es sehr hohe Bandbreiten erreicht. Allerdings ist die Herstellung von HBM teurer und man benötigt zur Zeit noch Silizium-Interposer oder Silizium Brücken zur Anbindung an den Prozessor. Die Kapazität von HBM hat sich in der letzten Zeit erhöht weil die einzenen Stacks mehr gestapelte Dies haben und weil man die Packages größer geworden sind, so dass mehr HBM Stacks verbaut werden können. Die Kapazität der einzelnen Dies steigt nur noch sehr langsam an, aber endlich scheinen die 32 Gb Dies zu kommen.

Hier sind die Anforderungen und damit die Kosten bei LPDDR SDRAM geringer. Bei den Mobilphone-Anwendungen ist es schon länger üblich LPDDR SDRAM auf dem SoC zu verbauen. Deshalb hat dies Apple bei den M-Propzessoren übernommen.

LPDDR SDRAM ist in Packages mit 32 bit oder mit 64 bit Speicherinterface am häufigsten. Hinzu kommt dass man in naher Zukunft Kapazitäten bis 64 GB je Package bekommen kann. Damit kann man sehr breite Speicherinterfaces mit sehr hoher Kapazität bauen.



LPDDR6 SDRAM wird hier noch Mal einiges in Bewegung bringen. Einerseits weil die Bandbreite über ein breiteres Speicherinterface erhöht wird andererseits weil die Kapazität der Packages massiv steigen wird. In der ersten Überarbeitung des letzen Jahres verabschiedeten LPDDR6 Standards werden 512 GB je Package spezifiziert.
 
  • Gefällt mir
Reaktionen: N0FX und nyster
@ETI1120
Also ein Nullsummenspiel? Damit bleibt einzig und alleine der Vorteil der niedrigeren Taktraten bei größerem Speicherinterface.
 
@R4yd3N HBM ist auf maximale Bandbreite ausgelegt, es wäre also sehr seltsam wenn LPDDR SDRAM in Punkto Bandbreite mit HBM mithalten könnte.

Eine Lösung mit LPDDR SDRAM ist erheblich billiger als eine Lösung mit HBM. Und dies ist angesichts der explodierten Preise für Speicher extrem wichtig.

Hinzu kommen zwei Entwicklungen
  • SOCAMM2: Verbindet LPDDR SDRAM und Speichermodule.
  • LPDDR6 mit erheblich höberer Kapazität je Package.
LPDDR SDRAM war ursprünglich als Speicher für Mobilphones und ähnliches konzipiert. D. h. LPDDR SDRAM hat seinen Anwendungsbereich deutlich ausgeweitet.
 
  • Gefällt mir
Reaktionen: nyster und lynx007
ETI1120 schrieb:
@R4yd3N HBM ist auf maximale Bandbreite ausgelegt, es wäre also sehr seltsam wenn LPDDR SDRAM in Punkto Bandbreite mit HBM mithalten könnte.
Ich sehe schon wo ich falsch abgebogen bin... Ich meinte das Speicherinterface verbreitern und einfach mehr von den billigeren Speicherbausteinen einsetzen. Ich brauche nicht unbedingt ein 2048bit breites Interface, aber wenn ich es auf 256bit aufblasen würde, brauche ich halt doppelt so viel Speicherbausteine, dafür können die kleiner und langsamer, im besten Fall billiger sein. Grade im Mobilen Segment könnte das beim Stromverbrauch helfen.
 
R4yd3N schrieb:
Ich sehe schon wo ich falsch abgebogen bin... Ich meinte das Speicherinterface verbreitern und einfach mehr von den billigeren Speicherbausteinen einsetzen. Ich brauche nicht unbedingt ein 2048bit breites Interface, aber wenn ich es auf 256bit aufblasen würde, brauche ich halt doppelt so viel Speicherbausteine
Da es LPDDR5X mit 64 Bit Speicherinterface gibt, benötigst Du nur 4 Packages für ein 256 bit Interface. Wenn man dafür 16 GB Packages nimmt, hätte man insgesamt 64 GB.
R4yd3N schrieb:
, dafür können die kleiner und langsamer, im besten Fall billiger sein. Grade im Mobilen Segment könnte das beim Stromverbrauch helfen.
LPDDR SDRAM ist für niedrigen Verbrauch konzipiert und bringt im Gegensatz zu DDR SDRAM einiges an Stromspartechniken mit. Angefangen bei niedrigeren Spannungsleveln.

Bei teuren Notebooks ist LPDDR SDRAM inzwischen sehr weit verbreitet. Allerdings wird es bei den X86 Notebooks mit Ausnahme von Lunar Lake auf dem Mainboard verlötet.
 
Haldi schrieb:
Naja... ob der RAM nun auf das Mainboard oder direkt auf den Chip gelötet wird kommt auch nicht mehr drauf an oder?

Naja, auf den Die (das Siliziumstück) selber drauf "löten" ist nicht trivial – siehe Preissprung von non‑X3D zu X3D-Chips, und da reden wir nur von wenigen MB SRAM.

Für den Hauptspeicher braucht es aber mehrere GB. HBM, der auf dem Interposer neben dem Chip platziert wird, ist dafür der technische Kompromiss – aber preislich immer noch deutlich über LPDDR auf der Platine. Und energetisch/thermisch ist das ein Problem: hohe Leistungsdichte, enger Temperaturbereich, keine Langzeitverfügbarkeit – damit fliegt man nicht einfach in die Stratosphäre oder drüber hinaus... Teile der Produktfamilie sollen Wetraumtauglich sein. Zumidest vom Vorgänger.... und gerade dort macht es einen risigen Unterschied ob man etwas einalgig auf eine Platige klebt, oder chip auf chip klebt... HBM dürft wohl auch in Zukunft keinen Platz finden.... auch nicht utner COTS...


1782940600864.jpeg
 

Anhänge

  • 1782940519835.jpeg
    1782940519835.jpeg
    80,8 KB · Aufrufe: 31
Zuletzt bearbeitet:
lynx007 schrieb:
Naja, auf den Die (das Siliziumstück) selber löten ist nicht trivial – siehe Preissprung von non‑X3D zu X3D-Chips, und da reden wir nur von wenigen MB SRAM.
Bei Hybrid Bonding wird nicht verlötet. Schweißen passt IMO besser da sich jeweils die Oberflächen miteinander verbinden
lynx007 schrieb:
Für den Hauptspeicher braucht es aber mehrere GB. HBM, der auf dem Interposer neben dem Chip platziert wird, ist dafür der technische Kompromiss – aber preislich immer noch deutlich über LPDDR auf der Platine.
In diesem Fall sitzt der LPDDR nicht auf der Platine sondern im Package. Da LPDDR weniger Verbindungen benötigt, kann man auf den Silizium Interposer verzichten und kann Fanout verwenden.
Ergänzung ()

Ein Vergleich:
1782941700075.png


aus "Organic Interposer Technology CoWoS-R +"

CoWoS-S TSMC Silizium Interposer
CoWoS-R TSMC chip last Fanout prozess, R steht für Re-distrbution Layer
CoWoS-L TSMC Kombination von CoWoS-R mit Silizium Brückeb
 
Zuletzt bearbeitet:
@ETI1120
Sorry, ich meinte natürlich "löten" mit
1782944524011.jpeg

im sinne von Verbinden, kleben...

Das "Package" auf organische Substrat ist auch eine Platine, wen auch nicht die Haupt-PLatine. Was ja der riesen kostenvorteil zum InterposerPackaging ist. Es ist ein MCM... man packt teile des Systems untrennbar zusammen... hier halt auch noch den RAM, aber die Lösung funktioniert mittels PCB und Lot C4/Flip, also technisch "näher" an der Hauptplatine, als am INterposer oder andere Packaging Lösungen. AMD überlasst halt die IOs dem Kunden, Partnern.

Ich wil mich da auch nicht in Details verlieren, weil es ging ja um die "Wurscht" ist ob man etwas auf den Chip drauf, dran, oder weit weg "klept"! Achtung Gänsefüße! ;)

Wer sich im Detail interessiert, dem kann ich dem Kanal High Yield empfielen. Fällt aber in die Sparte unnätzes Wissen für die meisten, mich eingeshclossen hier. Aber sehr INtersant für TecNerds, Deep , gut zum einschlafen. :daumen:

 
Jup, High Yield ist ein Super Kanal. Auch wenn ich nur die Hälfte oder noch weniger wirklich verstehe ^^

Aber mir gings in der ersten aussage auch vorwiegend um die Sicht des Konsumenten.
Verlöteter RAM ist verlöteter RAM.
Nur mit dem Unterschied das hier sogar ein Upgrade möglich wäre. CPU+RAM auf einmal tauschen^^
Wobei. Wird die CPU gesockelt oder auch direkt verlötet?
 
Haldi schrieb:
Nur mit dem Unterschied das hier sogar ein Upgrade möglich wäre. CPU+RAM auf einmal tauschen^^
Wobei. Wird die CPU gesockelt oder auch direkt verlötet?
Versal Premium Gen 2 ist keine CPU. Das ist ein adaptive SoC wie es AMD nennt. Soweit ich es sehe sind alle Varianten mit BGA.

2840203-versal-premium-gen-2-block-diagram.jpg
 
Zurück
Oben