News AMD Medusa Point: Sample-Flut mit 6, 8 und 10 Kernen bei Geekbench

[CDLABSRadonP...]

Alle Gerüchte gegen davon aus dass bei RDNA5 der L3 Cache Geschichte ist.

Ja, wobei das ja auch teilweise eine Nummerierungsfrage ist. Im Kern fällt den Gerüchten nach der L2-Cache weg und aus dem L3 wird der L2, bei gleichzeitig halt massiv gesteigerter Bandbreite. (Latenz hingegem werden sie wohl kaum auf bisheriges L2-Niveau drücken können) Vorteil: Dann ist zumindest das Problem des sich-selbst-ein-Beinchen-Stellen-könnens durch eingesparten L3 bei einer darauf ausgelegten Architektur (stöhn, diese Dummheit...) endlich vorbei.

Und neben viel zu viel WGP zu verbauen auch noch viel zu viel MALL zu verbauen, hätte den Strix Point noch teurer gemacht und an der Performance auch nicht genug geändert, um gegen dGPUs auch nur entfernt Lichter zu sehen.

Ich hätte es halt für sinnvoller gehalten, stattdessen zu weniger WGPs und dafür zum InfinityCache zu greifen. Ja, es geht zunächst um Compute und weniger um Gaming --- aber halt zuallererst um Energieeffizienz!

 

[ETI1120]

Ja, wobei das ja auch teilweise eine Nummerierungsfrage ist. Im Kern fällt den Gerüchten nach der L2-Cache weg und aus dem L3 wird der L2, bei gleichzeitig halt massiv gesteigerter Bandbreite. (Latenz hingegem werden sie wohl kaum auf bisheriges L2-Niveau drücken können)

Alle Gerüchte die ich kenne besagen der L2 wird größer und dadurch wird der L3 überflüssig. Wie es genau kommt bleibt abzuwarten.

Das ist übrigens genau das was bei CDNA5 passiert ist. Alan Smith hat im Juli auf dem AI Event wieder Mal einen exzellenten Kurzvortrag gehalten. Und gut erklärt warum AMD das getan hat.

Vorteil: Dann ist zumindest das Problem des sich-selbst-ein-Beinchen-Stellen-könnens durch eingesparten L3 bei einer darauf ausgelegten Architektur (stöhn, diese Dummheit...) endlich vorbei.

Du solltest ganz dringend zu Lisa Su gehen und sagen sie soll Dich als Chief Graphic Architect einstellen, .

Wenn ich mir die Grafik ansehe die AMD ganz am Anfang zum Infinity Cache gezeigt hat, dann sieht man dass unter 32 MByte auch für FullHD die Cache misses sehr hoch werden. Was eine Mindestgröße nahelegt.

Ich habe in den letzten Wochen so oft gelesen und gehört: "AMD is a data driven company". Glaubst Du ernsthaft AMD hat keinen Infinity Cache für die APU evaluiert? Wenn es die Kosten wert gewesen wäre hätte es AMD IMO gemacht. Aber zum L3 gehört nicht nur das SRAM das man in den Dieshots so schön sieht ...

Und dann muss man den MALL auch noch auf dem Die unterbringen können. Das sieht man übrigens sehr schön beim Strix Halo IOD. Der MALL muss zwischen Memory Controller und Infinity Fabric. Denn auch wenn die meisten Bereiche des SoCs nicht annotiert sind, haben sie trotzdem eine Funktion.

US20250371183A1 --- SYSTEM ON A CHIP,
IMO ist die Ähnlichkeit mit Strix Point kein Zufall.

Ich hätte es halt für sinnvoller gehalten, stattdessen zu weniger WGPs und dafür zum InfinityCache zu greifen. Ja, es geht zunächst um Compute und weniger um Gaming --- aber halt zuallererst um Energieeffizienz!

Es ist oft effizienter mehr Einheiten mit einer niedrigeren Frequenz zu betreiben. Bei der geringen Anzahl von WGP sollte es mit dem skalieren keine Probleme geben.

Strix Point war ganz sicher nicht perfekt. IMO ging es AMD bei Strix Point jedoch nicht darum die Spitzenperformance der iGPU hochzutreiben. Die spielt für einen Notebookprozessor keine Rolle. Hier ist es wichtig möglichst viel bei 15 W oder weniger weggeschafft zu bekommen.