News AMD Ryzen Threadripper: 1950X aus dem Handel hat vier echte 8-Kern-Dies

[Holt]

Und ja rückblickend habe ich dich natürlich missverstanden indem ich missverstand, dass du mit integriertem Chipsatz denjenigen des Prozessors meinst.

Was sollte ich sonst meine oder wie sollte ich den sonst bezeichnen? Es ist nun einmal so, dass AMD mit den den AM4 Prozessoren meines Wissens erstmalig (zumindest bei den x86er CPUs) diese Kombination aus einem internen Chipsatz, der die CPUs zu SoC macht und einem externen Chipsatz verwendet. Normalerweise haben SoCs eben keinen externen Chipsatz und die reinen CPUs / APUs eben nur externe Chipsätze, aber eben nicht beides zusammen.

Wessen Folien beschreiben also die gesamte Plattform und wessen Folie beschreibt nur die Fähigkeiten des externen Chipsatzes?

Das die von mir gepostet die ganze Plattform beschreibt, ist mir klar.

Du bleibst dabei dass die 4 Sata + 2 Sata Express nicht nur dem externen Chipsatz entspringen, obwohl meine Folie nur den externen Chipsatz zu beschreiben scheint?

Nur beschreibt die von dir gepostete Folen in der Fußnote 1 eben explizit "2 PCI Express Gen3" Lanes, die auch zu 4 PCIe 3.0 Lanes kombiniert werden können. Dies gibt es beim externen Chipsatz nicht, oder sie sind nicht funktionsfähig und damit wir wieder bei dem Punkt an dem diese Diskussion zwischen und begonnen hat:

Das AMD nicht so ganz korrekte Angaben macht

Ob es diese PCIe 3.0 Lanes wirklich nicht gibt oder ob die da sind, aber die Zertifizierung nicht geschafft haben, ist am Ende egal, denn auch im letzteren Fall hätte man die Angaben korrigieren müssen und vor dem offiziellen Release auch könne, immerhin haben die Boardhersteller dies ja wohl vorher gewusst und diese PCIe Lanes dann extra nicht verwendet, das Bild wurde aber beim Release immer noch verwendet. Auch jetzt noch finden sich über AM4 Chipsätze falsche Angaben auf der AMD AM4 Homepage (auf Specs licken):

X370:
SATA + NVMe: 6 + x2 NVMe (or 4 SATA plus 1 x4 NVMe on AMD Ryzen™ Processor)
SATA Express* (SATA & GPP PCIe G3*): 2
*Each SATA Express port functions as either two SATA 3.0 ports or 2 PCI Express® Gen3 lanes. These 2 PCI Express lanes can be combined with 2 general purpose PCI Express to form a 4-lane PCI Express port.

x2 NVMe ist schon mal Schwachsinn, weil NVMe nur das Softwareprotokoll ist, PCIe x2 (und PCIe x4 statt x4 NVMe) wären hier korrekte Bezeichnungen gewesen, aber selbst dies Angaben unterstellem dem X370 (also dem externen Chipsatz) noch immer die PCIe 3.0 Lanes zu haben. "4 SATA plus 1 x4 NVMe on AMD Ryzen™ Processor" ist auch nicht korrekt, es sind 8 und einmal PCIe 3.0 x4 für eine SSD möglich, aber eben keine 4 und zwei SATA Express Ports die dann auch PCIe Geräte aufnehmen können, sondern die dann eben nur als je 2 SATA Ports funktionieren. Deshalb gibt AMD auf der aktuelleren Folie (die obere in Post #85 mit kombinierten Features der ganze Plattform) nun auch auch nicht mehr an, dass die externen Chipsatz PCIe 3.0 Lanes haben, sondern schreibt 20G3 (16 für die Graka + 4 des internen Chipsatzes) und eben 8 G2 (die 8 des X370).

AMD sollte statt von SATA Express und NVMe zu schreiben, besser eindeutig nur von PCIe Lanes und SATA Ports schreiben und welches von denen sich gegenseitig ausschließen.

Allerdings habe ich nun schon mehrfach gelesen, dass die Yield Rate voll funktionsfähiger CCX sehr gut sein soll.

Sicher das von voll funktionsfähigen Dies die Rede war und dies wirklich so von AMD kommuniziert wurden? Ich meine AMD sprach von benutzbaren Dies und wenn in jedem Threadripper zwei "Dummy Dies" stecken, dann werden diese beiden ja auch benutzt und sind kein Abfall, auch wenn ihre Funktion nur die von Abstandshaltern ist. Solange sie als mechanisch intakt und nicht zerbröstelt sind, können so auch Dies als nutzbar deklariert werden bei denen im Zweifel nicht ein Transistor funktioniert.

der Abbildung, auf die sie sich bezog, wie auch vom Wadenbeisser in #89 hingewiesen wurde - Einsicht wurde da im Nachhinein aber auch vermisst

Geht das auch mal in verständlich formulierten Sätzen? Ich weiß nämlich hier nicht wirklich was gemeint ist und bleibe bis zum Beweis des Gegenteils bei meiner Aussage, dass TR ganz sicher nicht die Option auf eine dreimal x16 Konfiguration der PCIe Lanes bietet, weil es eben in jedem Die nur einmal x16 gibt und man keine Lanes über zwei Dies hinweg zusammenschalten kann. Deshalb gibt es kein TR4 Board mit 3 PCIe x16 (elektronisch) Slots und ich wette es wird auch keines kommen. Belegen kann ich es nicht, aber widerlegen könnt ihr es auch nicht, solange es eben kein solches Board gibt.

PCIe Lanes die fest zur Anbindung des Chipsatzes verwendet werden bei der CPU mitzuzählen, ist unüblich, aber dies wird wohl wegen der Dummy Chipsätze A300 und X300 gemacht, die bisher nur auf dem Papier aber scheinbar noch in keinem realen Produkt existieren, haben doch doch alle bei Geizhals gelisteten AM4 Board den A320, B350 oder X370 Chipsatz. Bei Verwendung des A300 oder X300 wären dann aber die 4 PCIe Lanes für die Anbindung des Chipsatz frei verfügbar, so wie diese 4 PCIe 3.0 des einen Dies bei Threadripper verfügbar sind.

 

[AshS]

Ich hab' immer noch nicht verstanden, was jetzt die Luege sein soll.^^

Rein Produktionstechnisch ist ein AMD Ryzen Threadripper: 1950X immer ein 32-Kerner, weil die Wafer eben auch nur als ganzes belichtet werden können.

Das ist wie in einer Keksfabrik. Nur weil die auch kleine Kekspackungen verkaufen mit z.B. 16 statt 32 Keksen, sind die Kekse in den kleineren Packungseinheiten wohl kaum einem 50% Ausschuss in der Produktion geschuldet.

Zu kaufen gibt es den 1950X aber nur als 16-Kerner.

Die Aussage es handelt sich bei den übrigen deaktivierten Kernen nur um Dummies ist also falsch. Es sind künstlich abgeschaltete Einheiten, damit die User das nicht rückgängig machen, vermutlich auch im Nachhinein durch Überspannung zerstörte.

In jedem Fall ist es kein natürlicher Produktionsfaktor, es ist eine Form der Geplanten Obsoleszenz also eine reine AMD Marketing-Entscheidung einen AMD Epyc auch zu kastrieren.

Mal abgesehen davon lässt AMD auch nur bei Auftragsfertigern produzieren, die hauptsächlich Handychips der ARM-Architektur herstellen, wer hier eine Yield-Rate von nur 50% hätte wäre längst weg vom Fenster.

 

[chithanh]

Sicher das von voll funktionsfähigen Dies die Rede war und dies wirklich so von AMD kommuniziert wurden?

Der Vorposter schrieb von CCX, nicht von Dies.

Was AMD im einzelnen gesagt hat ist mir nicht bekannt, aber die nahezu vollständige Verwertbarkeit der Zeppelin-Dies (sofern nicht Speichercontroller oder PCIe defekt sind) erscheint plausibel:

Alle Kerne funktionieren -> 1700/1700X/1800X/1950X
max. 1 Kern pro CCX defekt -> 1600/1600X/1920X
max. 2 Kerne pro CCX defekt -> 1200/1300X/1400/1500X
mind. 1 CCX voll funktionsfähig -> 1900X
+ entsprechende Epyc-Varianten (Epyc 7251 etwa mit mutmaßlich 2+0/2+0/2+0/2+0)

Ergänzung (19. September 2017)

Rein Produktionstechnisch ist ein AMD Ryzen Threadripper: 1950X immer ein 32-Kerner, weil die Wafer eben auch nur als ganzes belichtet werden können.

Auf dem 1950X sind aber 4 Dies drauf, von denen 2 keine Funktion haben und auch nicht haben können. Das Package ist an den entsprechenden Stellen nicht mal mit Kondensatoren bestückt.

Die Aussage es handelt sich bei den übrigen deaktivierten Kernen nur um Dummies ist also falsch. Es sind künstlich abgeschaltete Einheiten, damit die User das nicht rückgängig machen, vermutlich auch im Nachhinein durch Überspannung zerstörte.

Da sie niemals "eingeschaltet" waren, ist da auch nichts rückgängig zu machen.

 

[Holt]

chithanh, Begu sprach von "Yield Rate voll funktionsfähiger CCX", die nutzen aber eben nichts, wenn ein Teil Fabric, der RAM oder PCIe Controllers oder der intern Chipsatz defekt sind, denn es gibt keine CPU bei der darauf verzichtet wird, mit Ausnahme einiger PCIe Lanes bei AM4 CPUs. Was kann man also mit Dies anfangen wo bei CCX heil sind, aber ein Defekt in einem anderen Teil vorliegt?

EPYC hat das B2 Stepping, RYZEN (wozu auch Threadripper gehört) das B1 Stepping, teildefekte Dies mit dem B1 Stepping können also nicht in EPYC verwendet werden.

 

[Raucherdackel!]

Deine Vermutung ist aber falsch, da EPYC schon im neueren B2 Stepping gefertigt wird, während Threadripper noch mit B1 auskommen muss.

Nein, wieso? Dass es zwei verschiedene Steppings gibt, widerspricht doch meiner These nicht. Ich erklärs mal mit einem Autobeispiel: BMW hat doch auch nur ein Montageband, das ein Automodell produziert, obwohl verschiedenfarbige Autos vom Band rollen. Nach deiner These hätte BMW für jede Farbe ein eigenes Montageband...

 

[cirrussc]

@über mir

Der Package-Test ist immer der entscheidende Test, da er über eine hinreichende Fault-Coverage >99.9999...% verfügt, um eine entsprechende Rejectrate von z.B. 1 ppm zu erzielen. Der On-Wafer Test gewährleistet das nicht, weil er über Nadelkarten auf dem Wafer durchgeführt wird. Aufgrund von Intereferenzen sind hier nur max. Frequenzen von 1 GHz möglich. Wenn dieser Test eine ähnliche Fault-Coverage erreichen sollte, müsste er also auch wesentlich länger durchgeführt werden und ein Test bei Betriebsfrequenz ist nicht möglich. Zudem werden nicht alle Pads kontaktiert. Entscheidend bleiben also immer die Built-in-Self-Tests innerhalb des Package-Tests bei höheren Frequenzen. Deswegen gibt es leider eine Reihe von Fehlern, die im On-Wafer Test nicht erkannt werden können, sondern erst im Package-Test. Wer hier die goldene Lösung findet, muss danach nicht mehr arbeiten . Die Beispiele, die ich angeführt habe, sollten auch nur examplarisch das Vorgehen veranschaulichen. Wie gut die Tests sind, ist AMDs Geheimnis, denn Design for Testability macht rund ein Drittel des CPU-Designs aus und ist eine eigene Wissenschaft für sich. Entsprechend kann sich AMD natürlich dafür entscheiden, tatsächlich zwei defekte Dies zu verlöten, aber das dürfte viel Ausfall produzieren. Die Aussage sagt eigentlich auch schon alles. Schade, dass das Märchen vom unbelichteten Die nicht lange gehalten hat .

Sehr informativ, danke!

Und sollte mechanisch eine Sperre verbaut sein (Kerbe an der Seite des Packages versetzt oder so), kann man die wie üblich entfernen, mit Feilen. Früher gabs Pin rausbrechen, Silberleitlack, Bleistiftmod, usw...

Vermutlich wird es so sein.

man sieht auf den Bildern ohne HS das SMD Bausteine am Rand fehlen an den Stellen wo vermutlich die "Dummy-Cores" sitzen, so einfach wird das nicht sein.. es ist aber wahrscheinlich schon so das Epyc und TR vom selben Band rollen.. und das immer 4 Cores verbaut werden und bei bedarf ein TR „kastriert“ wird... der Aufwand extra 2 defekte DIEs zu selektieren und zu verlöten ist irrsinnig und nicht wirklich vorstellbar.. Wahrscheinlich ist es billiger gleich zu kastrieren!

Billiger als das Produkt für 150% oder 200% verkaufen zu können?

Es sollte eigentlich kein Problem sein, in solche Produktionslinien Diversifikation in Form von verschiedenen Packages einzuplanen. Auch mit Dies in verschiedenen Steppings.
Das AMD offiziell die Möglichkeit einen späteren Aufstockung nutzbarer Dies auf dem Package negiert, ist nur logisch. Obwohl die Konkurrenz längst wissen wird, was für Möglichkeiten noch im Raum stehen.

 

[AshS]

Ergänzung (19. September 2017)

Auf dem 1950X sind aber 4 Dies drauf, von denen 2 keine Funktion haben und auch nicht haben können. Das Package ist an den entsprechenden Stellen nicht mal mit Kondensatoren bestückt.

Da sie niemals "eingeschaltet" waren, ist da auch nichts rückgängig zu machen.

Die Kondensatoren fehlen damit unsereiner die 2 restlichen Dies eben nicht einschaltet. Threadripper und EPYC entstammen der selben Fertigungslinie. Das heißt es werden erst EPYC 32-Kerner hergestellt und dann vom Beschickungsroboter, entsprechend der Threadripper 16-Kerner Nachfrage, im letzten Arbeitsschritt Kondensatoren weggelassen. Damit das nicht so auffällt bezeichnet gibt man diesem Prozess auch eine andere Stepping-Bezeichnung obwohl es den belichteten Die gar nicht selber betrifft. Das ist doch der ganze Trick!
Das ganze versucht man natürlich zu verbergen, weil der drei bis vierfache Preis für den EPYC muss ja auch irgendwie gerechtfertigt werden.

 

[user2357]

Geht das auch mal in verständlich formulierten Sätzen? Ich weiß nämlich hier nicht wirklich was gemeint ist und bleibe bis zum Beweis des Gegenteils bei meiner Aussage, dass TR ganz sicher nicht die Option auf eine dreimal x16 Konfiguration der PCIe Lanes bietet, weil es eben in jedem Die nur einmal x16 gibt und man keine Lanes über zwei Dies hinweg zusammenschalten kann. Deshalb gibt es kein TR4 Board mit 3 PCIe x16 (elektronisch) Slots und ich wette es wird auch keines kommen. Belegen kann ich es nicht, aber widerlegen könnt ihr es auch nicht, solange es eben kein solches Board gibt.

Der Satz hatte vor dem Zitat angefangen und sollte es schön einschließen. In dem Bild, auf das du dich bezogen hattest, war eine Konfiguration von zwei mal x16 und zwei mal x8 dargestellt. Wadenbeisser hatte das in Beitrag #89 auch nochmal aufgedröselt.

MAL ANGENOMMEN, jeder Zeppelin Die verfügt über insgesamt 32 PCIe Lanes für den I/O. In einer der frühesten News hier zum letztendlichen TR Sockel wurde dargestellt, dass jeweils vier mal x8 PCIe Lanes aus jedem Die hinaus gehen und auf dem Board anschließend zu entweder x16 kombiniert, oder einfach als x8 durchgeleitet werden. Bei dem Die, der die Anbindung des Chipsatzes realisiert, wurde es so dargestellt, dass die "restlichen" vier Lanes für einen elektrischen x4-Slot verwendet werden können. Ich denke, der wird bei den Mainstream-Chips bisher nicht mit verwendet. Dort könnten die Lanes z.B. für von dir nicht selten geforderte zusätzliche M.2-PCIe Steckplätze dienen, um die Platform AM4 kostengünstig "weiterzuentwickeln". (!!! die böhöösen Zurückhalter und Fortschrittsbremser bei AMD )

Sei mal dahingestellt, wie gesichert die verlinkten Inhalte sind (auf dem ersten Bild der bisher nicht wieder aufgetauchten X390 Plattform wurde auch fleißig geCOLCKt ). Mein Tipp zu der Thematik PCIe-Anbindung auf X399 wäre:
Der Die, der keine Chipsatzanbindung hat, realisiert die zwei vollen x16 PCIe-Steckplätze und der zweite Die, der auch den Chipsatz bedient, die zwei elektrisch nur mit x8 angebundenen Steckplätze. Die verbleibenden zwölf Lanes stehen dem Schema nach für drei x4 M.2-PCIe Steckplätze zur Verfügung. Somit werden die Lanes im Gegensatz zur Mainstreamplattform nicht mal "liegen gelassen".

My bad: hab's jetzt verstanden - du hast dich auf das erste Bild bezogen, wo die Konfigurations-Möglichkeiten aufgelistet waren. Dort stehen auch die 3 mal x16 plus den einen x8

und bleibe bis zum Beweis des Gegenteils bei meiner Aussage, dass TR ganz sicher nicht die Option auf eine dreimal x16 Konfiguration der PCIe Lanes bietet, weil es eben in jedem Die nur einmal x16 gibt und man keine Lanes über zwei Dies hinweg zusammenschalten kann.

Dass diese Lanes nur zusammengefasst immer als x16 herausgeführt werden, steht ja nicht in Stein gemeißelt, siehe oben. Also sehe ich zumindest zwei Möglichkeiten.
Zum Einen, dass die Infinity Fabric das Zusammenschalten von zwei x8-Blöcken (inklusive Latenz-Penalty) zwischen den Dice ermöglicht.
Zum anderen, dass es ein Marketing-Typo ist.
Vielleicht ist Variante 1 aufwendig mit zusätzlichem(n) Chip(s) auf dem Board realisierbar, was das Ganze zu unattraktiv macht bei dem noch weiter eingeschränkten potentiellen Nutzerkreis, den die Boardhersteller sehen.
Du gehst von "sicher nicht" aus. Worauf stützt sich die Annahme, dass die Kombination der Lanes zwischen den Dice nicht geht?

 

[Wadenbeisser]

@user2357
Ich für meinen Teil vemute das jedes Die einen x16 und einen x8 Steckplatz bedient, weshalb es bisher auch noch keine Varianten mit 3 voll abgebundenen x16 Steckplätzen gibt. Die restlichen 8 Lanes pro Die werden in 2x 4 Lanes aufgeteilt, wovon 4 an den Chipsatz und die restlichen 3x 4 Lanes an die SSDs geht von denen nur allso oft 3 PCIe SSDs (egal ob M.2 oder U.2) verbaut werden können.
Wenn jedes Die 2 SATA Ports hat würde ich sogar mit ziemlicher Sicherheit davon ausgehen den diese würden dann einspringen wenn man z.B. eine M.2 SATA SSD verbaut.
Ich glaube kaum das diese separat nach außen geführt werden.

Ergänzung (19. September 2017)

man sieht auf den Bildern ohne HS das SMD Bausteine am Rand fehlen an den Stellen wo vermutlich die "Dummy-Cores" sitzen, so einfach wird das nicht sein.. es ist aber wahrscheinlich schon so das Epyc und TR vom selben Band rollen.. und das immer 4 Cores verbaut werden und bei bedarf ein TR „kastriert“ wird... der Aufwand extra 2 defekte DIEs zu selektieren und zu verlöten ist irrsinnig und nicht wirklich vorstellbar.. Wahrscheinlich ist es billiger gleich zu kastrieren!

AMD mag sich aber nicht gern in die Karten schauen lassen...

Bei den fehlerhaften Dies sehe ich keinen großartigen Mehraufwand.
Beim Aufsägen der Wafer in die einzelnen Die fallen die eh mit an und werden so oder so mit selektiert.
So hundertprozentig werden Epyc und Threadripper aber nicht vom selben Band rollen, das verhindert bereits die unterschiedlichen Revisionen der Die. Die Unterschiede können relativ klein ausfallen (Bugfixes) oder auch größer und den Funktionsumfang beeinflussen.
Man denke nur mal an den Phenom II zurück wo sich die erste Revision nicht mit DDR3 Speicher vertrug und deshalb nur für den AM2+ Sockel raus kam.
Vielleicht hat die neue Revision ja eine überarbeitete ECC Unterstützung bekommen, weshalb die Ryzens (inkl. Threadripper) nur eine Unterstützung für unbufered ECC Speicher erhalten haben, Epyc aber sogar mit LRDIMMs klar kommen soll.
Das kann aber nur AMD selbst sagen.

Für die Dummys wäre das natürlich irrelevant, da können sie den Schrott beider Revisionen drauf nageln.

 

[Holt]

Ich für meinen Teil vemute das jedes Die einen x16 und einen x8 Steckplatz bedient, weshalb es bisher auch noch keine Varianten mit 3 voll abgebundenen x16 Steckplätzen gibt. Die restlichen 8 Lanes pro Die werden in 2x 4 Lanes aufgeteilt, wovon 4 an den Chipsatz

So vermute ich es auch und ich wette, wir werden dann auch feststellen, dass EPYC nur 124 PCIe Lanes hat und die anderen 4 für die Anbindung des Chipsatzes dienen und es dann auch kein Board mit mehr als 4 PCIe x16 (elektronisch) Slots pro CPU geben wird (EPYC hat ja 4 aktive Dies), aber EPYC gibt es bisher kaum und die paar von Supermicro über die es mehr Informationen gibt, sind alles Dual-CPU Boards, da weiß man dann auch nicht wie das mit der Konfiguration der PCIe Lanes und der Verbindung zwischen beiden CPUs genau funktioniert und welche Möglichkeiten EYPC da bietet.

Bisher kenne ich daher nur das Gigabyte MZ31-AR0 (rev.1.0), welches vier x16 Slots und drei x8 Slots hat, also zusammen 88 PCIe Lanes an PCIe Slots, was 36 (oder vielleicht doch 40) für andere Zwecke wie die beiden 10Gb/s SFP+ Ports und den/die M.2 Slot(s) übrig lässt. Für einen 10Gb/s SFP+ Port braucht man maximal 4 Lanes, bei Dual-Port NICs reicht das für beide, dann ist noch ein SAS HBA drauf, aber es sollten wohl noch 8 oder 16 Lanes übrig bleiben, die man für einen weiteren x16 statt x8 Slot hätte nehmen können, wäre dies technisch möglich und gewollt. Die Wette dürfte ich also wohl gewinnen, aber warten wir es ab.

Ein RYZEN Die dürfte also folgende PCIe Lanes haben:
x16 (mit X Chipsatz in x8/x8 teilbar)
x8 (bei AM4 unbenutzt)
x4 (ggf. die Anbindung des externen Chipsatzes)
x4 (des internen Chipsatzes, 2 davon shared mit 2 SATA 6Gb/s Ports)
Zusammen also 32, aber wer Belege für das Gegenteil hat, der kann sie gerne posten. Dual CPUs Boards taugen dafür aber nur eingeschränkt, da wir nicht wissen welche der PCIe Lanes dann wie für die Verbindung zwischen beiden Sockel nutzbar sind, müssen es die x16 sein, oder kann man auch die x8 (und x4?) nehmen, also Bandbreite der Verbindung beides CPUs zugunsten von mehr PCIe x16 Slots opfern? Ein hartes Opfer wäre es nicht, selbst wenn von allen Dies nur die x8 Ports zur Verbindung der CPUs genutzt werden, wäre das immer noch 32 Lanes. Andererseits sind die EPYC CPUs für Single- und Dual CPU Konfigurationen unterschiedliche Modelle und könnten daher auch unterschiedliche Pinbelegungen haben und vielleicht andere Anschlüsse des Dies nutzen die nur für die Fabric und nicht als PCIe Lanes nutzbar sind.

 

[rg88]

Dual CPUs Boards taugen dafür aber nur eingeschränkt, da wir nicht wissen welche der PCIe Lanes dann wie für die Verbindung zwischen beiden Sockel nutzbar sind, müssen es die x16 sein, oder kann man auch die x8 (und x4?) nehmen, also Bandbreite der Verbindung beides CPUs zugunsten von mehr PCIe x16 Slots opfern?

Wieso sollte für die Kommunikation der CPUs überhaupt auf PCIe-Lanes zurückgegriffen werden? Dafür gibts doch die Infinity Fabric. Egal ob Kommunikation innerhalb der CPU oder zur zweiten CPU.

 

[incurable]

Wieso sollte für die Kommunikation der CPUs überhaupt auf PCIe-Lanes zurückgegriffen werden? Dafür gibts doch die Infinity Fabric. Egal ob Kommunikation innerhalb der CPU oder zur zweiten CPU.

Zumindest ein I/O-Block pro Zeppelin die unterstützt PCIe und Fabric und wird je nach Einsatzumgebung auf das eine oder andere konfiguriert.

 

[Holt]

Eben und die Dual CPU Systeme haben eben auch nicht mehr PCIe Lanes als die Single-CPU EPYC Boards, würde es da keinen Zusammenhang geben, müssten sie ja doppelt so viele haben, nämlich die gleiche Zahl für jede CPU, ggf. abzüglich der 4 für die Anbindung des externen Chipsatzes an die eine CPU.

 

[rg88]

na gut, wäre halt auch blöd bei den dual-sockel doppelt soviele Lanes anzubinden und dann bei Betrieb mit nur einer CPU die Hälfte der Schnittstellen brachliegen zu lassen.

Wir haben in der Vergangenheit bei den Opteron-Servern meist auf 2-Sockel-Systeme gesetzt und je nach Anwendungsfall nur mit einem Prozessor bestücken lassen. Der Aufpreis war nicht groß und man konnte die Server bei Bedarf problemlos verdoppeln, was die Kerne angeht. Haben bei einigen Kunden nach 2-3 Jahren recht günstig den Server upgegradet, wenn die Anforderungen gestiegen sind oder eine Umstellung auf Virtualisierung stattfand.
Da gabs aber diese Einschränkung nicht, da die Anschlüße ja vom Chipsatz und nicht von der CPU abhängig waren. Bei SoCs wie EPYC ist das natürlich was anderes.

 

[Holt]

Dual-CPU Boards werden zu 99,9% immer mit zwei CPUs betrieben und wenn nicht, booten sie gar nicht oder ein Teil der PCIe Slots ist eben nicht nutzbar.