News ASML: EUV-Lithografie erst ab 7 nm in Serie

Volker

Ost 1
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Im Rahmen der SPIE Photomask Technology Conference in Kalifornien hat Martin van den Brink,
Präsident und CTO des niederländischen Fabrikausrüsters ASML, die aktuellen Fortschritte bei der anstehenden EUV-Lithografie erläutert. In der Serienfertigung erwartet Brink die Technik erst bei 7 nm.

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Endless Storm

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Mein Gott, 7nm... Schon unverschämt, wie man den Physikalischen Gesetzen trotzt :D Wurde nicht mal vorhergesagt, dass bei 20nm schluss sei?

Irgendwann frage ich mich, ob es sich überhaupt noch lohnt, alle 2 Jahre den Fertigungsprozess zu verkleinern, oder ob man wie die GraKa-Hersteller mal anfängt, eine bekannte Fertigungsgröße nicht weiter zu perfektionieren und vorerst weiter zu nutzen?! Ganz ehrlich, so viele Vorteile kann es gar nicht mehr haben gegenüber den entstehenden Mehrkosten (Geräteanschaffung + weniger Wafer + mehr Fehlproduktionen)...

Hut ab, dass Intel es bisher geschafft hat, aber irgendwann dürfen sie auch mal 3 Jahre bei einer Größe bleiben, oder nicht?
 

Alienate.Me

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kann mir vlt. jemand grob sagen, welche vorteile EUV gegenüber der derzeitigen methode hat?
viel weiter runter als 7nm kann es doch gar nicht mehr gehen und selbst dazu soll die klassische methode ja noch taugen.

mal sehen, welche strukturbreiten dann ab 2020 kommen, oder ob völlig neue wege bestritten werden :)
 

Escapado

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7nm ist wirklich absurd klein! Ich hoffe wirklich sehr, dass die Fertigungsprobleme sinnvoll lösbar sind. Und vielleicht dürfen wir uns dann ja ab 2017 auf neue Paradigmen in diesem Bereich freuen, vielleicht mit neuen Halbleitermaterialien, 3D Stacked Designs oder optischen Transistoren oder vielleicht wird dann endlich verstärkt über Spintronik nachgedacht.
 

Pennerschwert

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Zumal man ja immer Bedenken muss, dass der Intel Nanometer nicht dem SI Nanometer entspricht, somit fertigt auch Intel nicht in 7nm.
 

Triversity

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Cave Johnson

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kann mir vlt. jemand grob sagen, welche vorteile EUV gegenüber der derzeitigen methode hat?
Aktuell musst du diverse Tricks (spezielle Masken, Mehrfachbelichtungen, OPC, Off-axis Illumination, ...) einsetzen, um mit 193 nm belichten zu können, da die Strukturen mittlerweile eben wesentlich kleiner sind als die Belichtungswellenlänge.

Mit EUV (13,5 nm Belichtungswellenlänge) läge man wieder in der selben Größenordnung der Strukturen - um nicht zu sagen, auf einer Wellenlänge :D

Zitat von https://www.computerbase.de/2014-09/asml-sieht-euv-lithografie-erst-ab-7-nm-in-serie/:
Als problematisch erwies sich zuletzt die Haltbarkeit der EUV-belichteten Wafer
Inwiefern soll sich EUV auf die Haltbarkeit von Wafern auswirken? Sind hier vielleicht die EUV-Masken gemeint oder Defektprobleme auf dem Wafer?

@Depp_von_Dienst: Was meinst du damit? Hast du ne Quelle?
Vermutlich, dass der 7-nm-Knoten (7-nm-Half-Pitch) nicht mehr einer Strukturgröße von 7 nm auf dem Wafer entsprechen, wie es noch bei größeren Fertigungsknoten der Fall war.
Zitat von http://www.halbleiter.org/lexikon/H/Half-Pitch/:
In integrierten Schaltkreisen bezeichnet der Pitch die Summe von Line und Space. Line ist dabei die Breite einer Leiterbahn und Space der Abstand zur nächsten Leiterbahn. Sind Line und Space identisch (Verhältnis 1:1), so entspricht der Half-Pitch genau der Breite der Leiterbahnen bzw. der Isolationsschicht dazwischen.

Der Half-Pitch (hp) ist definiert als der kleinste Half-Pitch zweier Leiterbahnen in einem Produkt. Da die Abmessungen in dynamischen Speicherzellen (DRAM) am geringsten sind, geben diese den Half-Pitch des jeweiligen Technologieknotens an (DRAM half-pitch bzw. DRAM metal-pitch/2). Auf Grund von anderen Anforderungen an die Betriebsspannung in Logikprodukten ist der Half-Pitch hier größer als in Speicherzellen.

Häufig ist bei Half-Pitch auch von der kleinsten Struktur (minimum feature size) in einem Chip die Rede, was jedoch definitionsgemäß nicht korrekt ist.

Der Half-Pitch wird von der International Technology Roadmap for Semiconductors (ITRS) benannt, welcher die meisten Halbleiterhersteller folgen. Die ITRS orientiert sich dabei am mooreschen Gesetz. Die kleinste Struktur liegt dabei üblicherweise unter dem aktuellen Technologieknoten (bspw. 20 nm Gate bei 45-nm-Technologie = 45 nm half-pitch), weshalb half-pitch und minimum feature size nicht gleichgesetzt werden können.

Auf Grund der aktuellen Entwicklung will die ITRS den Technologieknoten zukünftig nicht mehr alleine an dynamischen Speichern festlegen. Die Skalierung von Flash- und MPU/ASIC-Produkten folgt einem zweijährigen Rhythmus, wohingegen bei DRAMs nur alle drei Jahre eine Verkleinerung stattfindet. Daher könnten auch Flashspeicher (flash poly silicon half-pitch bzw. flash poly-pitch/2) oder die Gatelänge in MPU/ASIC-Produkten als Vorgabe dienen.
 
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DerDummePunkt

Ensign
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Mein Gott, 7nm... Schon unverschämt, wie man den Physikalischen Gesetzen trotzt :D Wurde nicht mal vorhergesagt, dass bei 20nm schluss sei?

Irgendwann frage ich mich, ob es sich überhaupt noch lohnt, alle 2 Jahre den Fertigungsprozess zu verkleinern, oder ob man wie die GraKa-Hersteller mal anfängt, eine bekannte Fertigungsgröße nicht weiter zu perfektionieren und vorerst weiter zu nutzen?! Ganz ehrlich, so viele Vorteile kann es gar nicht mehr haben gegenüber den entstehenden Mehrkosten (Geräteanschaffung + weniger Wafer + mehr Fehlproduktionen)...

Hut ab, dass Intel es bisher geschafft hat, aber irgendwann dürfen sie auch mal 3 Jahre bei einer Größe bleiben, oder nicht?
Die Materie ist komplex, ich überblick da wohl auch nur einen kleinen Teil.
Fertigungsstrukturen zu verkleinern hat natürlich haufenweise Vorteile, wenn man es technisch und finanziell stemmen kann. Warum schafft/macht das Intel so oft, wenn es Nvida zb nicht gebacken bekommt?

Soweit ich das verstanden hab', zeigt ein Vergleich zwischen Intel und zB Nvidia hauptsächlich zwei Punkte:
  • Intel ist einer der letzten (oder sogar der letzte?) IDM (Integrated Device Manufacturer), d.h. eine Firma, die sowohl Halbleiter Hardware entwickelt und selbst fertigt. Nvidia lässt bei TSMC fertigen (ebenso AMD seine GPUS), AMD hat seine CPU Fertigung ausgeliedert => Global Foundries, IBM und Co =>Mitglied der Gloabal Foundries, etc.

    Man stelle sich kurz mal die Situation bei TSMC vor: Dort arbeiten Ingenieure von TSMC sowohl mit Ingenieuren von AMD und Nvidia an den deren Fertigungsprozessen. Mit zwei direkten Konkurrenten. Im gleichen Haus. Zur gleichen Zeit. Das erzeugt eine Menge Probleme, keine einfache Situation für TSMC. TSMC kann wohl kaum auf einen seiner großen Kunden verzichten. Auf der einen Seite verlangen TSMC's Kunden wie Nvidia die Kosten für Forschung und Umstellen von Fertigungsprozessen zu teilen, auf der anderen Seite wollen sich Firmen wie NVidia nicht von ihrer direkten Konkurrenz in die Karten gucken lassen. Kurzum: Die Situation ist für alle beteiligten unglaublich schwierig, Nvidia zB ist sich nicht zu schade dafür, öfters mal Gerüchte zu streuen, man könnte ja einfach den Fertiger wechseln...
    In diese Trickfalle fällt Intel durch die eigene Fertigung nicht, was sie in eine "bessere" Position versetzt, öfter die Fertigungsstrukturen zu wechseln.
  • Kohle: Im Vergleich zu Intels Fertigungs- und Umsatzzahlen wirkt Nvidia fast winzig. Die finanziellen Voraussetzungen für Intel sind völlig andere als für Nvidia. Was Intel an Geld in neue Fertigungsstätten und Prozesse stecken muss könnte Nvidia zB einfach nicht alleine stemmen(siehe oben).

Zum Thema EUV:
Ich finde es nicht verwunderlich, dass auch andere Fertiger langsam merken, dass EUV einfach noch braucht.
Die technischen Hürden zu überwinden hört sich mit jedem Bericht, den man liest, immer schwieriger und kostenintensiver an. Weder Intel noch andere Fertiger können zaubern.
Wenn man ohne EUV mithilfe anderer Techniken noch Spielraum hat, warum nicht? Mir persönlich ist es völlig egal mit welcher Belichtungstechnik meine Halbleiter unterm SChreibtisch gefertigt wurden,. solange der Effizienz Zug weiter fährt.
 
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psYcho-edgE

Admiral
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Mein Gott, wenn man es sich genau überlegt kann es sein, dass wir das Ende der Shrink-Ära erleben werden. Wird dann wohl Zeit für neue Strukturen und neue Techniken (3D-CPUs, Quantenprozessoren, etc.). Und dann muss endlich mal der Softwarezweig die Finger ziehen. Darauf wird es wohl nach dem Erreichen von so ~4nm rauslaufen, dass die Kohle in die Perfektionierung der Produktion (gegen 0% Abfall), der Architektur und der Software gesteckt wird anstatt in die des Shrinks. Aber na ja, wird wohl erst passieren wenn ich in Rente gehe :D
 

marco_f

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Mein Gott, wenn man es sich genau überlegt kann es sein, dass wir das Ende der Shrink-Ära erleben werden. Wird dann wohl Zeit für neue Strukturen und neue Techniken (3D-CPUs, Quantenprozessoren, etc.). Und dann muss endlich mal der Softwarezweig die Finger ziehen. Darauf wird es wohl nach dem Erreichen von so ~4nm rauslaufen, dass die Kohle in die Perfektionierung der Produktion (gegen 0% Abfall), der Architektur und der Software gesteckt wird anstatt in die des Shrinks. Aber na ja, wird wohl erst passieren wenn ich in Rente gehe :D
Prof meinte letztens, dass physikalisch momentan Ende bei ca. 0.5nm ist. Ob er da jetzt das Gate meinte, oder die Knotengröße weiss ich nicht. Bis wir da hin kommen dauert es aber noch, da die Entwicklungsdauer zunimmt. Ausserdem werden dann sicherlich andere Techniken übernehmen. QuantenCPUs, naja das wird noch dauern. "3D" nutzt Intel ja schon, aber das ist eher Markteing. Ist etwas effizienter, aber auch keine Zauberei.Viel eher denke ich, dass Alternativen zu klassischen FETs entwickelt werden. Haben gerade Prototypen von pseudo-Transistoren, die ganz anders funktionieren, und wesentlich schneller schalten können als MOS-FETs. Sind aber Leistungs-"transistoren".
 

abcdef121448

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Prof meinte letztens, dass physikalisch momentan Ende bei ca. 0.5nm ist. Ob er da jetzt das Gate meinte, oder die Knotengröße weiss ich nicht. Bis wir da hin kommen dauert es aber noch, da die Entwicklungsdauer zunimmt.
hmm, ein Silizium Atom hat 0,2 nm Durchmesser.. das heißt ein Transistor besteht dann aus ganzen 2 Atomen, richtig? :O
 

aurum

Imperator Caesar
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Da kommen Tunneleffekte doch schon massiv zu tragen ... kann mir nicht vorstellen das CPUs wie wir sie heute kennen dann noch funktionieren. Die e- treten dann doch mit erheblicher Wahrscheinlichkeit in den klassisch verbotenen Bereich ein.
 

DaBzzz

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Da kommen Tunneleffekte doch schon massiv zu tragen ... kann mir nicht vorstellen das CPUs wie wir sie heute kennen dann noch funktionieren. Die e- treten dann doch mit erheblicher Wahrscheinlichkeit in den klassisch verbotenen Bereich ein.
Kannst ja mal nachschauen, welcher Prozentsatz der heutigen Leistungsaufnahme durch genau diesen Prozess einfach verballert wird...
 

lynx007

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Weiter gehts immer. Wie haben noch viel viel Luft nach !oben!. Bis jetzt sind CPUs nur 2-dimensional. Sprich man kann durchaus noch nach oben erweitern und Optimieren. :)
 
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