News Backside Power Delivery: Auch Samsung setzt ab 2 nm auf neue Stromversorgung

[Draco Nobilis]

Das hört sich bei Intel ja toll an.
Nur irgendwie ist da halt seit einem Jahrzehnt schon kein Verlass mehr drauf.
Auch ist es wieder das selbe wie beim 10nm Prozess, als er angekündigt wurde.
Man wollte beste tollste extremste Lösung haben, man war ja der beste.
Man hatte sich total übernommen und völlig irre Ziele gesetzt, die nicht einzuhalten waren.
Auch hier wieder bahnt sich das selbe an.

Wer soll eigentlich diese superteure Fertigung mit Mistyield bezahlen?
Enterprise? Man ist so weit weg von TSMC das es schon komisch wirkt.

Intel würde etwas mehr Bodenständigkeit und Bescheidenheit sehr helfen.
Jedenfalls meine Meinung.

 

[estros]

Intel würde etwas mehr Bodenständigkeit und Bescheidenheit sehr helfen.

Nö, ich sehe gerade diese neue Offenheit von Intel als positiv.
Oder willst du wieder in die Zeit zurück, wo man von Intel nur interne Präsentationsfolien bekam, die nicht für die Öffentlichkeit gedacht waren? Ich will das nicht.
Intel ist eines der ganz großen Technologievorreiter, sie tun mit deren Offenheit einen Bärendienst, dass diese Themen in der Öffentlichkeit diskutiert werden (u.a. hier auf CB) und damit auch besser am Markt ankommen.

 

[Grantelb4rt]

"The net effect is a way to scale transistor size that doesn’t rely on EUV, and what’s more, this shrink will be the equivalent of 2 generations of EUV shrinkage."

Warum wird dann nicht versucht Backside Power Delivery auf 5nm zu bringen und da erstmal zu lernen?
Vermutlich hat das technische Hintergründe, aber erscheint für mich als Laie cleverer.

5nm hat man so langsam im Griff, und wenn man mit Backside Power Delivery ganze 2 Nodes sich verbessern kann, würde es doch Sinn machen das dort zu bringen, wo man sich schon auskennt.

 

[Gast0ne]

Ich verstehe nur nicht, warum man das nicht bisher schon gemacht hat. Es ist doch naheliegend, die Stromversorgung von unten anzugehen, weil es ein kürzerer Weg ist.

Nun, ich stelle mir das Fabrikationstechnisch halt schwierig vor. Du kannst ja während des Fertigungsprozesses vom Wafer nur Silizium weg-ätzen, aber keines mehr auftragen.

Also, man ätzt die Silizium-Strukturen Schicht-für-Schicht und die Metall-Kontaktierungen kommen jeweils nach dem Ätzen in geätzte Silizium-Kanäle rein (stark vereinfacht).

Am Ende dann eben die Kontaktierungspunkte für Signal-Leitungen und die für Masse und Power. Das Ende ist dann "Oben".

Für Backside-PD macht man nun dasselbe, "oben" kommen aber nur die dünnen Signal-Leitungen dran - und dann muss man den Wafer rumdrehen und für die Power-Leitungen in den quasi schon fertigen Chip erneut "reinätzen". Und das hat man sich vermutlich a) bislang einfach nicht getraut oder b) nicht in der notwendigen Präzision hinbekommen oder c) ein Fall von "haben wir schon immer so gemacht" und ohne Not ändert man da nichts...

Ergänzung (14. Oktober 2022)

Das hört sich bei Intel ja toll an.
Nur irgendwie ist da halt seit einem Jahrzehnt schon kein Verlass mehr drauf.
Auch ist es wieder das selbe wie beim 10nm Prozess, als er angekündigt wurde.
Man wollte beste tollste extremste Lösung haben, man war ja der beste.
Man hatte sich total übernommen und völlig irre Ziele gesetzt, die nicht einzuhalten waren.
Auch hier wieder bahnt sich das selbe an.

Aus dem Link von @Philste:

TSMC likely will not fail, given that Buried Power Rail can be done on today’s tools, while PowerVia is a technology that hasn’t been implemented yet. So TSMC in typical fashion will execute on conservative but achievable architecture choices, while Intel is betting the farm on BS-PDN.

Ja, klingt sehr stark danach ...

 

[BAR86]

Brauch ich dafür ein neues Netzteil?
Oder welche Auswirkungen hat das auf mich?

Keine unmittelbaren solange du ein zum dann aktuellen ATX Standard kompatibles Netzteil hast.
Es geht hier um die Energieversorgung der Chips, das stellt aber das Mainboard zur Verfügung (im Sockel durch die Pins/Balls)

 

[User_0815]

Warum wird dann nicht versucht Backside Power Delivery auf 5nm zu bringen und da erstmal zu lernen?
Vermutlich hat das technische Hintergründe, aber erscheint für mich als Laie cleverer.

5nm hat man so langsam im Griff, und wenn man mit Backside Power Delivery ganze 2 Nodes sich verbessern kann, würde es doch Sinn machen das dort zu bringen, wo man sich schon auskennt.

Weil der komplette Fertigungsprozeß geändert werden muss. Das macht man aber nicht bei einem funktionierenden laufenden Prozess, sondern erst bei einem Neuen.

 

[=dantE=]

Wenn ich mir schon wieder versuche vorzustellen, wie man bei derartigen Strukturbreiten winzigste Strukturen wegätzt und dazwischen durch den „Fotolack“ das Si unangetastet lässt, nur um das mit „Metall“ zu füllen …. Alter Schwede … mir schwirrt der Kopf.

Ich kann mir beim besten Willen nicht vorstellen, wie man mit Säure so genau arbeiten kann …. Wahnsinn 🫣

 

[sizeofanocean]

Intel ist eines der ganz großen Technologievorreiter, sie tun mit deren Offenheit einen Bärendienst, dass diese Themen in der Öffentlichkeit diskutiert werden (u.a. hier auf CB) und damit auch besser am Markt ankommen.

Und wo genau ist da der Bärendienst?

 

[Easy1991]

Das Bild erinnert mich an meinen Zahnarzt Termin 😬

 

[Draco Nobilis]

Nö, ich sehe gerade diese neue Offenheit von Intel als positiv.

Ich sehe großspuriges Auftreten eines technologisch deutlich unterlegenenen Unternehmens.
Das ist, vorurteilsbehaftet, ein klassisches amerikanisches Verhalten.
Je mehr Lärm und Krach kommt, desto mehr Luft ist es.

Oder willst du wieder in die Zeit zurück, wo man von Intel nur interne Präsentationsfolien bekam, die nicht für die Öffentlichkeit gedacht waren? Ich will das nicht.

Inwieweit hilft uns eine Folie einer Technik, die uns Intel für Jahr 2024 verspricht den weiter?
Der Vertrauenswert von Intel Folien ist im Grunde gleich Null.
Intel will auch gleich wieder die komplxere Lösung haben.
TSMC geht immer etwas "gemütlicher" und konventioneller heran.
Letztere sind aber in jeder Hinsicht sehr viel erfolgreicher am Markt, da man keine Luftschlösser baut, die erst Jahre nach der Konkurrenz fertig sind.
TSMC ist bei N3/N4 im Node. Nicht bei N5 den AMD gerade nutzt und Intel schon nicht mehr Paroli bieten kann (DIE Size >>> Marge, maybe auch eher ein architekturbedingtes Problem Intels).
Das bemerkt inzwischen sogar AMD auf seinen Folien.

Intel ist eines der ganz großen Technologievorreiter

Da bin ich persönlich anderer Meinung.
Intel blockierte sehr lange Fortschritt wo es nur möglich war.
Beispiele waren 5+ Jahre immer kleinere DIEs mit 4 Kernen, die "when its done" 10nm Fertigung oder die 28 Kerne für 28k$ die dann auf einmal für 5k$ abwärts ausgepreist waren als es Konkurrenz gab.
Das ist natürlich auch dem Kapitalismus geschuldet.

Anders ist es auch nicht möglich, vom Vorreiter zum hinteren Feld zu gelangen.

sie tun mit deren Offenheit einen Bärendienst, dass diese Themen in der Öffentlichkeit diskutiert werden (u.a. hier auf CB)

Dies tun alle Foundrys seit Jahren, auch bsp. im NAND Bereich.
Wurde nur Medial nicht so ernst genommen.
Die öffentliche Aufmerksamkeit ist meiner Meinung spätestens seit Corona da, als plötzlich die Automobilbrachen bemerkt hat das Sie nicht mehr einer der "Nabel der Welt" ist und nur Bittsteller bei TSMC und anderen.

 

[Foxley]

3D-V-Cache ist erst der Anfang °-°

 

[ElecEng]

Ich kann mir beim besten Willen nicht vorstellen, wie man mit Säure so genau arbeiten kann …. Wahnsinn 🫣

Kann man auch nicht. Der ganze Kram im Mikrometerbereich und kleiner wird üblicherweise mit RIE (reactive ion etching) gemacht, nicht nasschemisch. Dabei wird mit Plasma das Silizium zum Teil physikalisch weggesputtert, zum Teil reagiert es auch mit den Ionen im Plasma zu gasförmigen Produkten. Sonst könnte man überhaupt nicht (nahezu) senkrecht nach unten ätzen.

Klar, es mag komplexer sein (ich bin in Wafer Fertigung kein Experte), aber mir wurde beim Leiterplatten designen beigebracht, dass man die Leiterbahnen so kurz wie möglich halten soll. (Zumindest Stand meiner Ausbildung)

Der Unterschied ist, dass du bei Leiterplatten auf etwa 100µm genau durch eine 1.6mm dicke Leiterplatte "treffen" musst, hier aber eher auf 10nm genau (oder weniger) durch einen 100µm dicken Wafer. Das ist doch eine leicht andere Größenordnung. Außerdem hat man ja auch auf der Vorderseite bisher die Stromversorgung im Normalfall senkrecht nach unten angebunden und auf der untersten Ebene horizontal verteilt. Aber die Power-Vias nehmen da schon signifikant Platz weg, was natürlich mit mehr Signal-Lagen immer relevanter wird. Dazu kommt, dass die Pads am Ende ja auch auf der Vorderseite sind - erst auf die Rückseite zu wechseln, um dann von hinten durch den Transistor zu versorgen ist nicht ganz so trivial. Schlussendlich limitiert man so auch die Kühlung, weil man bisher an der Rückseite direkt das Siliizium hat - jetzt eben stellenweise die Isolation zwischen den Metallleitungen mit schlechterer Wärmeleitfähigkeit.

 

[Atent12345]

Klar, es mag komplexer sein (ich bin in Wafer Fertigung kein Experte), aber mir wurde beim Leiterplatten designen beigebracht, dass man die Leiterbahnen so kurz wie möglich halten soll. (Zumindest Stand meiner Ausbildung)

Auch bei Leiterplatinen ist das so nicht immer der Fall (gerade wenn es in den HF und Skineffekt Bereich geht). Deswegen ist das routing (z.B. von GDDR6 Datenleitungen auch gerne mal ein wenig skurril, wenn die Terminierung nicht robust genug ist oder viele Bruchkanten ins Spiel kommen.)

 

[CyrionX]

"Intel liebt es wie üblich, eigene Marketing-Begriffe für Standard-Technologien zu nutzen, am Ende steckt dahinter aber nichts anderes als ihre Version von Backside Power Delivery."

Naja, in dem Fall nicht wirklich: siehe erste Folie hier im Artikel:

Power Via ist schon die 2te Stufe der Backside Power Delivery, gewissermaßen besser, aber auch komplexer als die "Mindestanforderung"

Ja doch, das Bild sagt doch genau das Gegenteil aus. PowerVia ist hier in der Mitte.
PowerVia = Better + Medium
Backside = Best +High.

Vielleicht ja eine halbe Schummellösung damit man schneller ins Ziel kommt.

 

[Phoenixxl]

Brauch ich dafür ein neues Netzteil?
Oder welche Auswirkungen hat das auf mich?

Nein, brauchst du nicht.
Es bedeutet lediglich, dass die so gefertigten Chips weniger Leistung brauchen.

 

[Schraube24]

Auch bei Leiterplatinen ist das so nicht immer der Fall (gerade wenn es in den HF und Skineffekt Bereich geht).

Yes, zusätzlich kommt es natürlich auch darauf an, welche Kapazitäten und induktivitäten zwischen den Leiterbahnen entstehen, welche zwar sehr gering sind aber in HF nicht zu verachten sind. Gerade auch bzgl. Bus-Laufzeiten.
In den Grafiken erscheint mir die bisherige Methode umständlicher vom Leitungsweg her.

 

[bensen]

Ja doch, das Bild sagt doch genau das Gegenteil aus. PowerVia ist hier in der Mitte.
PowerVia = Better + Medium
Backside = Best +High.

Vielleicht ja eine halbe Schummellösung damit man schneller ins Ziel kommt.

Du hast das Thema glaube ich nicht verstanden und nur irgendwo Backside gelesen.

Backside Power Delivery ist alles drei. Und Intel visiert die mittlere Lösung an.
Und das ist eben kein Intel Marketingbegriff, sondern ein marktüblicher. Applied Materials nutzt den ja auch in deren Folien.