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NewsCPU-Gerüchte: AMD könnte Samsungs 4-nm-Fertigung für I/O-Dies nutzen
Ein weiteres Problem mit der jetzt wahrscheinlich sowieso geplatzten Fertigung des I/O Dies bei Samsung wär ja auch noch das Packaging gewesen. Hier Dies von zwei Foundries gut miteinander verbinden und abzustimmen macht das Packaging gleich nochmal etwas schwerer. Da das Packaging sowieso bei TSMC gemacht werden soll und zur Zeit auch wird, ist es auch deshalb einfacher, alles aus einer Hand zu beziehen.
Zumindest Intel scheint das problemlos zu können und baut Dies von TSMC und aus Eigenproduktion problemlos zusammen. Und auch die ganzen GPUs mit HBM sind Beispiele dafür. Daher vermute ich, dass zumindest dieser Punkt gut beherrschbar wäre.
Da ist nichts jetzt geplatzt. Eines der beiden Gerüchte ist falsch.
Die Entscheidung in welchem Prozess die Dies gefertigt wird, wurde schon vor Jahren getroffen.
eastcoast_pete schrieb:
wär ja auch noch das Packaging gewesen. Hier Dies von zwei Foundries gut miteinander verbinden und abzustimmen macht das Packaging gleich nochmal etwas schwerer. Da das Packaging sowieso bei TSMC gemacht werden soll und zur Zeit auch wird, ist es auch deshalb einfacher, alles aus einer Hand zu beziehen.
Hier geht es weniger um das eigentliche Packaging. Die Abmessungen und die Positionen der Bumps festzulegen ist nur der einfachste Teil. Es geht um das Entwickeln der elektrischen und thermischen Eigenschaften des Chips der aus mehreren Dies besteht.
Hier ist das Ziel den ganzen Chip geschlossen zu designen, zu simulieren und zu validieren. Das ist gerade bei den Kernfunktionen einer CPU erforderlich.
Aus diesem Grund war das ganze Gerücht AMD lässt bei Samsung fertigen schon immer offensichtlich falsch.
stefan92x schrieb:
Zumindest Intel scheint das problemlos zu können und baut Dies von TSMC und aus Eigenproduktion problemlos zusammen. Und auch die ganzen GPUs mit HBM sind Beispiele dafür. Daher vermute ich, dass zumindest dieser Punkt gut beherrschbar wäre.
Wie gesagt die Dimensionen zu Die und Bumps sind nicht das Problem.
Aber wenn Venice tatsächlich auf Advanced Packaging setzt steigen die Anforderungen. Außerdem wird behauptet der IOD wäre Modular. Wenn das alles zutrifft will man vorher wissen dass es funktioniert und nicht erst im Bring Up die Probleme lösen.
Das ganze Desaster bei Sapphire Rapids war IMO dass zu viele Probleme erst im Bring Up erkannt wurden.
Bei den Mobil Chips von Intel können wir erst dann ein Urteil fällen wie problemlos das tatsächlich ist, wenn auch AMD auf breiter Front Chiplet APUs anbietet.
Kommt auf die Komplexität an und das Binning und Testen ist ja sowieso wo anders, das ist ja nicht in der selben Fab.
Trotzdem buchst Du die Stückzahlen an Wafer.
Es spielt keine Rolle wo Binning, Testen und Packaging stattfinden. Die Zeit, die das benötigt addiert sich zur Zeit in der die Wafer durch die Fab kreisen.
Der Punkt auf den ich raus will ist, dass noch einige Monate vom Waferstart bis zu den auslieferungsfähigen Chips vergehen.
Das nennt sich Wafer Supply Aggrement. Im übrigen spielt es keine Rolle was AMD an Waferstarts vereinbart hat, wenn TSMC Waferkapazität frei hat. Das war in den letzten Jahren bei 5 und 7 nm der Fall.
Gewöhnlich müssen AMD und die anderen Kunden auf Jahre im vorraus prognostizieren was sie an Waferstarts brauchen. Nur wenn TSMC benötigte Waferkapazität kennt, kann TSMC eine ausreichende Waferkapazität aufbauen. TSMC baut nur Fabs für deren Waferkapazität TSMC ein Commitment von Kunden hat.
