News Gerüchte zu neuen Intel-CPUs: Razor Lake-UL nutzt Intel 14A, Unified Core mit Titan Lake

[ETI1120]

@stefan92x Wir reden hier nicht von Mobil APUs die aus Versehen im Desktop landen.

Wir reden hier von den Top CPUs die sehr hohe Taktfrequenzen und viele Kerne gleichzeitig bieten sollen.

Und beides unter einen Hut zu bringen wird sowohl mit steigender Frequenz als auch mit steigender Anzahl von Kernen schwieriger. Mike Clark hat explizit das Problem erwähnt, dass man Die Fläche verschwendet weil die Kerne ab Nummer N gar nicht mehr die Frequenz erreichen können für die man so so groß gemacht hat.

Wenn man hohe Taktfrequenzen will gibt es zwei Lösungen. Die Anzahl der Kerne zu beschränken oder auf ein Hybrid Designs zu gehen und nur bei einem Teil der Kerne in die vollen zu gehen.

Bei Nova Lake und Zen 6 kommt es auf zwei Dinge an. Wer ist beim Gaming vorne und mit weniger Prio wer hat bessere Werte bei Cinebench.

 

[foofoobar]

Das hat mit 16 Kernen funktioniert. Aber das fortzuführen wird mit 24 Kernen und höheren Taktfrequenzen nicht einfach.

Welchen Engpass meinst du?

 

[stefan92x]

Wenn man hohe Taktfrequenzen will gibt es zwei Lösungen. Die Anzahl der Kerne zu beschränken oder auf ein Hybrid Designs zu gehen und nur bei einem Teil der Kerne in die vollen zu gehen.

Aber muss AMD dafür ein Hybrid-CCD auflegen, oder wird AMD dafür das große Server-CCD nehmen? In die vollen gehen wäre für mich halt eher letzteres.

 

[ETI1120]

@stefan92x Ein Hybrid CCD ist für diesen Fall eigentlich nicht erforderlich. Das Hybrid CCD wäre der ideale Fit für eine chipletbasierte Mobil APU. Wobei der Witz dabei wäre, dass man im Desktop halt das Classic CCD mit GMD koppeln könnte.

Mir ist bewusst dass in den Medusa Leaks nichts zu einem Hybrid CCD gesagt wird.

All in im Desktop wäre IMO ein Classic CCD und ein Dense CCD mit 44 Kernen. Aber es gibt 4 große Haken. Den sehr begrenzten Platz unter dem Heat Spreader von AM5. Die Taktfrequenz die 44 Kerne mit 200 Watt erreichen können das schmale Speicherinterface von AM5 und für was außer Cinebench setzt man so ein Teil ein. Gewissermaßen wäre es die Benchmark Edition.

 

[mae]

Volle P-Cores bekommt man nur noch im Server.

Nicht einmal da in allen. Die haben bei den kleinen Xeons die E-Cores abgeschaltet und trotzdem auch AVX-512 abgeschaltet, warum auch immer.

 

[stefan92x]

@stefan92x Ein Hybrid CCD ist für diesen Fall eigentlich nicht erforderlich.

Dann sind wir uns ja einig, denn die Frage war, ob wir einen Hybrid-CCD erwarten

 

[guggi4]

Gewissermaßen wäre es die Benchmark Edition.

Und damit im Prinzip der direkte Gegenspieler zum 52 Kern Nova Lake, denn nichts anderes sind die SKUs mit dem doppelten Compute Die von Intel. Echte Anwendungsfälle für solche CPUs werden sich stark in Grenzen halten, aber in den "Anwendungsratings" sieht der Balken super aus.

 

[Philste]

Nachdem ich jetzt mal Zeit hatte, die Slides genau anzuschauen, sind da schon ein paar auffällige Dinge: Zuerst mal, dass auch die ganzen Dies, die als "NVL-HUB" bezeichnet sind, also die Speichercontroller, Media Engines und LPE-Kerne enthalten, allesamt auf "P1278.X" setzen. Das ist einfach eine 18A-Variante. Scheint erstmal ziemlich neu und teuer für einen Hub-Die.

Zumal der Name ja suggeriert, dass der eben nicht erst in Razor Lake, sondern schon Ende des Jahres bei Nova Lake so zum Einsatz kommt. Einfach GAA mit BSPDN im Hub-Die. Und der PCD ist ja mit P.1276.X auch irgendeine Intel 3 Variante, jetzt auch nicht gerade ein ewig alter Prozess.

Dazu dann noch Razor Lake UL mit P 1280.X, also einer 14A Variante... Wie soll das funktionieren, wenn Intel bei 14A mit 2028 Risk Production und 2029 Production wirbt? Razor Lake wäre Intels gängigem Schema zufolge Ende 2027 für Desktop und CES 2028 für eben jenen 2+0 14A Die.

Wobei die Diskussion auf X ja anscheinend dahinging, dass diese öffentlichen Targets für 14A die für Kunden sind, und man intern bereits ein Jahr früher drauf zugreifen kann.

Genauso habe ich neulich ebenso gelesen, dass Titan Lake zwar wie auch hier im Leak als P-Kern die P-Version von Copper Shark verwendet, aber weiterhin Arctic Wolf bzw dessen Refresh als E-Kern, weil die E/dense Version von Coppershark nicht rechtzeitig fertig ist. Das könnte darauf hindeuten, dass diese MLID Slides schon etwas älter und teilweise outdated sind.

 

[mae]

Die Taktfrequenz die 44 Kerne mit 200 Watt erreichen können

Ich betreibe meinen 8700G (8 Kerne, mit abgeschaltetem SMT) mit 25WPPT. Der erreicht bei der Matrixmultiplikation 3000MHz all-core und bei einem Integer Benchmark 3900MHz all-core (also mehr als die Zen4c an Takt schaffen). 5.5 mal mehr Kerne sollten bei 8-fachem Power Limit noch locker zu schaffen sein.

für was außer Cinebench setzt man so ein Teil ein.

Ich denke auch, dass die meisten den Nutzen vieler Kerne ueberschaetzen. Aber fuer einzelne Dinge wie coninuos intergration testing (CI) kann ich mir vorstellen, dass die 44-Kerner und 52-Kerner gerne gesehen werden.

 

[ETI1120]

Ich betreibe meinen 8700G (8 Kerne, mit abgeschaltetem SMT) mit 25WPPT. Der erreicht bei der Matrixmultiplikation 3000MHz all-core und bei einem Integer Benchmark 3900MHz all-core (also mehr als die Zen4c an Takt schaffen). 5.5 mal mehr Kerne sollten bei 8-fachem Power Limit noch locker zu schaffen sein.

Zen 5c schafft 3,7 GHz.
Zen 6c schafft nach leaks aus Benchmarks 4 GHz und vielleicht ein bisschen mehr.

In besagtem Interview hat Mike Clark gesagt, dass es darum geht die richtige Taktfrequenz für den Dense zu wählen. Ich denke da tastet sich AMD langsam hin. Auch weil FinFlex und NanoFlex neue Optionen bieten.

Ich denke auch, dass die meisten den Nutzen vieler Kerne ueberschaetzen.

Große Zahlen haben ihren Reiz. Dem erliegen wir nur allzu gerne.

Auf der anderen Seite führen die Benchmarks auch in die Irre. Denn man kann mehrere Applikationen parallel laufen lassen oder von einer Applikation mehrere Instanzen. Es gibt also durchaus Leute, die wissen was sie wollen, wenn sie nach mehr Kernen schreien.

Aber fuer einzelne Dinge wie coninuos intergration testing (CI) kann ich mir vorstellen, dass die 44-Kerner und 52-Kerner gerne gesehen werden.

Wenn die Speicherbandbreite reicht.

Dann sind wir uns ja einig, denn die Frage war, ob wir einen Hybrid-CCD erwarten

Bei Zen 6 im Desktop wohl nicht, aber vielleicht gibt es ja noch Zen 7 oder gar Zen 8.

Ergänzung (Samstag um 00:54)

Nachdem ich jetzt mal Zeit hatte, die Slides genau anzuschauen, sind da schon ein paar auffällige Dinge: Zuerst mal, dass auch die ganzen Dies, die als "NVL-HUB" bezeichnet sind, also die Speichercontroller, Media Engines und LPE-Kerne enthalten, allesamt auf "P1278.X" setzen. Das ist einfach eine 18A-Variante. Scheint erstmal ziemlich neu und teuer für einen Hub-Die.

Das ist bei den ganzen Leaks zu AMD eigentlich dasselbe. Auch hier sollen die IODs in 3 nm sein. Außerdem sollen bei HBM4E von SK Hynix und Micron die Base Dies ebenfalls in 3 nm sein.

Aber es gibt AFAIU einen Aspekt der für einen neuen Node spricht, die SERDES arbeiten effizienter als bei den alten Nodes.

Bei GAA soll dies noch deutliche zutage treten.

 

[mae]

Zen 5c schafft 3,7 GHz.
Zen 6c schafft nach leaks aus Benchmarks 4 GHz und vielleicht ein bisschen mehr.

In besagtem Interview hat Mike Clark gesagt, dass es darum geht die richtige Taktfrequenz für den Dense zu wählen. Ich denke da tastet sich AMD langsam hin.

Wobei man bei den dense core wohl auch nicht den maximal moeglichen Takt ausnutzen will. Ich habe da eine Graphik, die frueher auf https://zhuanlan.zhihu.com/p/653961282 zu finden war, die die Spannung auf Phoenix2 fuer die verschiedenen Taktfrequenzen zeigt. Beide Kerne beginnen bei unter 0.7V, bei Zen4c geht's schon bei 1800MHz ein bisschen nach oben, bei ca. 2500MHz auf 0.8V, bei ca. 3000MHz auf 0.9V, bei 3500MHz auf 1.05V. Bei Zen4 classic steigt die Spannung erst bei 2700MHz, bei 3500MHz ueber 0.8V, bei 4100MHz auf 0.9V, bei 4600MHz auf 1V, bei 4800MHz auf 1,1V, und bei 4900MHz auf knapp unter 1,3V.

Wenn die Speicherbandbreite reicht.

Klar, wenn man einen Bandbreitenfresser entwickelt, nutzen einem viele Kerne bei CI nichts. Aber es gibt auch viele Anwendungen, die in der Bandbreite sehr genuegsam sind.

 

[ETI1120]

Wobei man bei den dense core wohl auch nicht den maximal moeglichen Takt ausnutzen will.

Die Frage ist in wie weit der maximale Takt den AMD als maximalen Boost Takt angibt der maximale Takt des Kern ist. Oder ob AMD schon früher Schluss macht.

Ich habe da eine Graphik, die frueher auf https://zhuanlan.zhihu.com/p/653961282 zu finden war, die die Spannung auf Phoenix2 fuer die verschiedenen Taktfrequenzen zeigt. Beide Kerne beginnen bei unter 0.7V, bei Zen4c geht's schon bei 1800MHz ein bisschen nach oben, bei ca. 2500MHz auf 0.8V, bei ca. 3000MHz auf 0.9V, bei 3500MHz auf 1.05V. Bei Zen4 classic steigt die Spannung erst bei 2700MHz, bei 3500MHz ueber 0.8V, bei 4100MHz auf 0.9V, bei 4600MHz auf 1V, bei 4800MHz auf 1,1V, und bei 4900MHz auf knapp unter 1,3V.

Ja, kenne ich. IMO ging AMD beim ersten Versuch mit der Grenzfrequenz der Dense Cores einen Tick zu tief.

Bei niedrigen Frequenzen spart man Power da der Core kompakter ist. Bei hohen Frequenzen muss man beim Dense Core mehr Power reinstecken, da man beim Dense Core früher mit der Spannung hoch muss. Deshalb kommt es darauf an die maximale Frequenz vernünftig zu legen. Zu hoch bedeutet zu viel Fläche und zu tief bedeutet dass man den Kern mit zu hoher Power betreiben muss.

Dass dies AMD bei Zen 5 ziemlich vernünftig hinbekommen hat zeigt der folgenden Test.
https://www.phoronix.com/review/amd-epyc-9745-9755/9

90 % des Scores bei 73 % des Durchnittsverbrauchs ist eine Hausnummer. Mit ziemlich meine ich dass 88 % des Score bei 68 % des Durchschnittsverbrauchs noch beeindruckender ist. Aber obacht, es sind Durchschnittswerte und die wurden mit einer Instanz je Server gemacht.

AFAIU war eines der Probleme von Alder Lake und Raptor Lake, dass Intel die E-Cores mit einer zu hohen Frequenz betrieben hat und die dann gnadenlos gesoffen haben. AFAIU kommt die kleine Fläche dieser E-Cores aus der einfacheren Micro-Architektur und aus dem kompakteren Physical Design.

Klar, wenn man einen Bandbreitenfresser entwickelt, nutzen einem viele Kerne bei CI nichts. Aber es gibt auch viele Anwendungen, die in der Bandbreite sehr genuegsam sind.

Keine Frage. Wenn Du Anwendungen im Sinne von UseCases meinst, bin ich voll bei Dir. Im Hintergrund Compiler bzw. TestSuite laufen zu haben und im Vordergrund weiter zu arbeiten ist ein Fall der bei den üblichen Benchmarks durchs Raster fällt.

 

[mae]

Die Frage ist in wie weit der maximale Takt den AMD als maximalen Boost Takt angibt der maximale Takt des Kern ist. Oder ob AMD schon früher Schluss macht.

Bei Zen4c auf Phoenix2 waeren vielleicht noch 100MHz mehr gegangen, aber da haben sie wohl schon frueher Schluss gemacht, weil man die Zen4c-Kerne ja fuer Mehrkernlast einsetzt. Fuer maximale Single-thread-performance haben sie den classic-Kernen auch noch die 100MHz extra mit ganz schlechter Perf/W gegoennt.

Jedenfalls ist die Frage, wie man die Kerne taktet, wenn man den hypothetischen 44-Kerner (12 Zen6 + 32Zen6c) mit 200W (oder 270W, wie der 9950X3D2) betreibt. Wenn z.B. die Zen6c-Kerne je 4W verbrauchen duerfen und die Zen6-Kerne je 6W (um gleiche Perf/W in dem W-Bereich herzustellen), koennen die Zen6c-Kerne die 4GHz vielleicht gar nicht voll auskosten, und die Zen6-Kerne ihre 6GHz (oder was auch immer) erst recht nicht.

Wenn Du Anwendungen im Sinne von UseCases meinst, bin ich voll bei Dir.

Mit "Anwendung" meine ich das, was entwickelt und per CI getestet wird.

Im Hintergrund Compiler bzw. TestSuite laufen zu haben und im Vordergrund weiter zu arbeiten ist ein Fall der bei den üblichen Benchmarks durchs Raster fällt.

Ich denke da nicht an irgendwelche Sachen im Hintergrund, sondern Maschinen, die extra fuer CI oder fuer Fuzzing betrieben werden. Da schmeissen die Leute Unmengen an Rechenzeit drauf, und die Anforderungen sind dabei nicht so hoch, dass man da teure Server-Hardware mit ECC, RAID etc. braucht. Eine mehr oder weniger kleine Farm mit PCs reicht, und wenn die Anwendung nicht viel Bandbreite frisst, kann man mit den prospektiven 44- und 52-Kernern zu relativ moderaten Kosten die Leistung erhoehen (bzw. die Anzahl der noetigen PCs verringern). Und natuerlich ist das nicht das, was auf CB gebenchmarkt wird.

 

[ETI1120]

Jedenfalls ist die Frage, wie man die Kerne taktet, wenn man den hypothetischen 44-Kerner (12 Zen6 + 32Zen6c) mit 200W (oder 270W, wie der 9950X3D2) betreibt. Wenn z.B. die Zen6c-Kerne je 4W verbrauchen duerfen und die Zen6-Kerne je 6W (um gleiche Perf/W in dem W-Bereich herzustellen), koennen die Zen6c-Kerne die 4GHz vielleicht gar nicht voll auskosten, und die Zen6-Kerne ihre 6GHz (oder was auch immer) erst recht nicht.

Das ist klar.

Zwei Kurven für den 9950X, Zen 5 classic ist bei 6 W noch lange nicht fertig.

Plots von David Huang

Die Frage ist bei wie vielen CPU Kernen unter Vollast fällt der Takt der classic Kerne unter die maximale Frequenz der Dense Kerne.

Beim 9950X ist bei 16 Kernen noch einiges an Luft:
https://www.techpowerup.com/review/amd-ryzen-9-9950x/26.html

Aber 24 Kerne sind noch Mal was anderes und es ist auch nicht gesagt, dass AMD den Zen 6 classic Kern genau so wie den zen 5 classic Kern auslegt. Dadurch dass der classic kern nur bis 96 kernen eingesetzt wird und auch da die High Performance bedienen muss, könnte es sein dass AMD den Zen 6 classic Kerm aggressiver auslegt

 

[mae]

Die Frage ist bei wie vielen CPU Kernen unter Vollast fällt der Takt der classic Kerne unter die maximale Frequenz der Dense Kerne.

Naja, wenn wir annehmen, dass die jeweilige 23W-Performance bei 5.7GHz erreicht wird, und die Performance linear mit der Taktfrequenz skaliert (stimmt nicht ganz, tatsaechlich steigt die Performance etwas weniger als die Taktfrequenz, das ist aber abhaengig von der Cache miss rate), dann ist der 6W-Wert bei deepsjeng_r bei 4.55GHz, und bei exchange2_r bei 4.16GHz. Bei 3.7GHz (unter der selben Annahme) verbraucht der Zen5 bei deepsjeng_r ca. 3W, und bei exchange2_r ca. 4W.

Da die Performance etwas weniger als die Taktfrequenz steigt, wird die Taktfrequenz bei 6W etwas niedriger sein, und der Verbrauch bei 3.7GHz etwas hoeher, aber ich denke, 24 Zen6 classic-Kerne koennen mit 200W, 230W, oder 270W PPT schon 24 Zen6c-Kerne abhaengen. Wenn's aber jetzt 64 Zen6c-Kerne waeren, schaut das bei entsprechend geeigneten Workloads schon wieder anders aus.

Dadurch dass der classic kern nur bis 96 kernen eingesetzt wird und auch da die High Performance bedienen muss, könnte es sein dass AMD den Zen 6 classic Kerm aggressiver auslegt

Ich denke, die classic sind alle auf maximalen Takt ausgelegt. Das ist vom Marketing her einfach noetig.

 

[ETI1120]

Ich denke, die classic sind alle auf maximalen Takt ausgelegt. Das ist vom Marketing her einfach noetig.

AMD versucht einen hohen Takt zu erreichen.

Aber definitiv nicht den maximalen Takt.
Rein formal bringt der Wechsel von N5 auf N4P laut TSMC 11 % mehr Takt. Im Frequenzbereich bei dem Zen 4 unterwegs war werden es keine 11 % sein, aber AMD hat den Takt lt. technischen Daten nicht erhöht.

AMD hat bei Zen 5 nicht N4X verwendet. AMD verwendet die HD-Libs und nicht die HP Libs.

 

[mae]

AMD versucht einen hohen Takt zu erreichen.

Aber definitiv nicht den maximalen Takt.

Ja, ist vermutlich ein Kompromiss zwischen maximalem Takt bei einem aktiven Kern und maximalem Takt, wenn alle Kerne aktiv sind (innerhalb eines fuer die Kunden akzeptablen Power Limits). Wenn sie nur auf ersteres gegangen waeren, haette zweiteres vielleicht gelitten. Und gerade fuer Server wollen sie letzteres nicht. Dass sie dann vielleicht nicht den gefraessigsten Prozess von TSMC verwenden, ergibt sich wohl aus den Anforderungen.

 

[ETI1120]

@mae So sehe ich das auch.

Und was ich meine ist, dass dieser Kompromiß bei Venice anders gewichtet sein könnte. Denn die maximale Konfiguration sind nicht mehr 128 Kerne, sondern 96 Kerne.

Intel ist es übrigens sehr schlecht bekommen die Taktfrequenzen bei Alder Lake und Raptor Lake zu pushen. Die Gamer haben gejubelt. In allen anderen Märkten ist dies Intel auf die Füße gefallen.

Außerdem ist klar geworden, dass die P-Kerne zu fett geworden sind. So wie ich es verstehe zieht Intel gerade einen neuen Performance Core hoch der die alten P-Kerne ablösen wird. Es wird spannend sein zu sehen wie diese Kerne dann genau ausgelegt werden.

 

[mae]

Intel ist es übrigens sehr schlecht bekommen die Taktfrequenzen bei Alder Lake und Raptor Lake zu pushen. Die Gamer haben gejubelt. In allen anderen Märkten ist dies Intel auf die Füße gefallen.

Außerdem ist klar geworden, dass die P-Kerne zu fett geworden sind.

Das war m.E. beides Teil der Strategie: Ein paar fette Hochfrequenzkerne fuer maximale Leistung bei einem oder wenigen Threads (und deswegen brauchen die auch kein SMT), und viele kleine Kerne fuer maximale Leistung bei Viel-Thread-Lasten. Eigentlich sollten letztere dann fuer die Server-Chips das Ding der Wahl sein. Warum dann wegen "fehlendem SMT" bei den P-Kernen gejammert wird, ist mir unklar. Wer soviele Threads hat, dass er SMT auf diesen Prozessoren nutzen kann, soll sich lieber einen E-Kern-Xeon kaufen.

Was aber das groessere Problem ist, ist, dass das, wofuer die P-Kerne eigentlich gut sein sollten, nicht wirklich funktioniert hat. Sie sind eben bei Single-Thread-Last nicht nennenswert schneller als die Zen5-Kerne, die aber flaechenmaessig irgendwo dazwischenliegen.

Wobei ich bei der Flaeche niemals einen richtigen Vergleich gesehen habe; gibt's da vielleicht welche, die jetzt auf dem gleichen TSMC-Prozess gefertigt werden, sodass man einen richtigen Vergleich der Flaeche machen kann?

So wie ich es verstehe zieht Intel gerade einen neuen Performance Core hoch der die alten P-Kerne ablösen wird. Es wird spannend sein zu sehen wie diese Kerne dann genau ausgelegt werden.

Ja, so verstehe ich diese Meldung auch. Da sehe ich die Moeglichkeit, dass sie das so wie AMD machen, also mit (im wesentlichen) einer Mikroarchitektur in verschiedenen Varianten, oder so wie bisher mit separaten Mikroarchitekturen fuer P und E.

Wobei, wenn sie jetzt einen neuen P-Kern machen, kann ich mir vorstellen, dass der von der bisherigen E-Kern-Linie abgeleitet ist, mit Aenderungen fuer mehr Takt und wohl auch mehr IPC.

 

[ETI1120]

Das war m.E. beides Teil der Strategie: Ein paar fette Hochfrequenzkerne fuer maximale Leistung bei einem oder wenigen Threads (und deswegen brauchen die auch kein SMT), und viele kleine Kerne fuer maximale Leistung bei Viel-Thread-Lasten. Eigentlich sollten letztere dann fuer die Server-Chips das Ding der Wahl sein.

Und warum wohl wurde diese Strategie sofort wieder einkassiert?

Sie funktioniert nicht.

Warum dann wegen "fehlendem SMT" bei den P-Kernen gejammert wird, ist mir unklar. Wer soviele Threads hat, dass er SMT auf diesen Prozessoren nutzen kann, soll sich lieber einen E-Kern-Xeon kaufen.

Das Problem mit den klassischen E-Kernen ist, dass sie zu ineffizient sind. Deswegen verabschieden sich auch viele Smartphone SoC von den E-Kernen.

Bei Arm war big.LITTLE eigentlich schon länger Geschichte, weil zu den P und E Cores die M Cores hinzugekommen sind. Apple hat lange gebraucht um sich zu einem M Core durchzuringen.
Andererseits muss man aber auch sagen dass die E Cores von Apple von der Performance höher liegen als so mancher M-Kern.

Was aber das groessere Problem ist, ist, dass das, wofuer die P-Kerne eigentlich gut sein sollten, nicht wirklich funktioniert hat. Sie sind eben bei Single-Thread-Last nicht nennenswert schneller als die Zen5-Kerne, die aber flaechenmaessig irgendwo dazwischenliegen.

Das meine ich mit zu fett. Und das verschlanken ist sehr schwer. Man trifft bei Design einer Microarchitektur viele tausend Entscheidungen die aufeinander aufbauen und somit voneinander abhängen.

Wobei ich bei der Flaeche niemals einen richtigen Vergleich gesehen habe; gibt's da vielleicht welche, die jetzt auf dem gleichen TSMC-Prozess gefertigt werden, sodass man einen richtigen Vergleich der Flaeche machen kann?

Vergleiche sind auch auf demselben Prozess nicht einfach, weil das Physical Design einen sehr großen Einfluss auf die Fläche hat. Aber die Unterschiede zwischen Zen 3 und dem P Kern von Alder Lake war erkennbar.

Allerdings musste sich auch AMD von diesen kleinen schlanken Kernen verabschieden. Bei Zen 4 wurde die FPU stark erweitert und bei Zen 5 wurde die FPU nochmals erweitert und auch die Integer Einheit aufgeblasen.

Ja, so verstehe ich diese Meldung auch. Da sehe ich die Moeglichkeit, dass sie das so wie AMD machen, also mit (im wesentlichen) einer Mikroarchitektur in verschiedenen Varianten, oder so wie bisher mit separaten Mikroarchitekturen fuer P und E.

Das ganz große Problem von X86 ist, dass die ISA viel zu uneinheitlich geworden ist. Die Hybrid-CPUs von Intel haben nur die Krone aufgesetzt.

Offensichtlich hat die X86 Advisory Group Intel klar gemacht, dass es nur noch mit einer gemeinsamen ISA funktionieren kann. Man hat noch ein paar Entwürfe von Intel optimiert aber ich denke bei ACE sieht man wie es in Zukunft weiter gehen muss. AMD und Intel müssen sich auf eine ISA verständigen und diese mit den Kunden abstimmen. Die Konkurrenz zwischen Intel und AMD muss auf anderen Ebene stattfinden.

Die Frage bei Unterschiede in den Microarchitekturen in einem Hybriddesign ist, wirkt sich das auf die Compiler aus oder nicht. Wenn man unterschiedliche Compilate für die verschiedenen Kerne bräuchte wäre das nicht so optimal. Nur bei einem abgespekten ultrakompten Low Power Kern, der eigentlich nur dann aktiv ist, wenn praktisch nichts zu tun ist, stört dies nicht zu stark.

Wobei, wenn sie jetzt einen neuen P-Kern machen, kann ich mir vorstellen, dass der von der bisherigen E-Kern-Linie abgeleitet ist, mit Aenderungen fuer mehr Takt und wohl auch mehr IPC.

So verstehe ich das auch. Intel erweitert die E-Kerne und baut auf dieser Basis eine neue Microarchitektur für die P-Kerne.