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NewsAMD Zen 7: 16-Kern-CCDs und neues Packaging bei PTI in Taiwan
Lisa Sus Besuch in Taiwan sowie die letzte Pressemitteilung inklusive PTI und mehr befeuern die Gerüchte, wie Zen 7 aussehen soll. Demnach könnte sich AMD für ein FOPLP (Fan-Out Panel-Level Packaging) von PTI entscheiden, um noch mehr auf kleinem Raum unterzubringen, dabei aber auch stabil und ohne Probleme betreiben zu können.
Die interessante Frage wird sein, ob dann weiterhin der L3-Cache linear mitwächst, wie er es bei den CCDs von Venice und OlympicRidge ja tun soll, oder ob es zu einem Abflachen der Entwicklung kommt.
Ein Großteil der Hoffnung, dass OlympicRidge-X eine nochmals drastisch bessere Gaming-CPU als GraniteRidge-X wird, hängt ja genau daran: Die 50% mehr Kerne sind nur manchmal für kommende, selten für aktuelle und quasi nie für Legacy-Titel interessant, 50% mehr Cache und (daran gekoppelt) 50% mehr V-Cache bei ähnlichen Latenzen hingegen klingen generell sehr attraktiv. (kombiniert auch noch damit, dass die Latenzen zum Hauptspeicher durch den Wechsel von SERDES zu SeaOfWires ebenfalls sinken sollen)
Bin ja gespannt wie das dann wirklich umgesetzt wird. Es gab ja auch mal Gerüchte, dass der L3 Cache komplett auf das X3D Chiplet wandert. Damit könnte man schon genug Platz bekommen für 16 Kerne.
Sieht man ja sehr gut . Zwischen Zen 4 und Zen 5 also wirklich kühler ist das ganze bei gleichen Takt ja nicht geworden. Bleibt spannend wie es mit Zen 6 aussehen wird. Und die großen CPUs fürs erste nur mit weniger cache. Naja damit werden die größeren CPUs wohl länger brauchen als die kleineren CPUs.
Die Anzahl der Kerne sind das neue 2000 Watt wie bei Netzteilen. An sich sinnlos wenn der Anzahl der Kerne der Cache, Takt oder sonstwas geopfert werden muss.
Aber aufgrund von Novalake kann sich bei Zen 7 sehr viel ändern. Ich hoffe auf einen guten CPU Preiskampf.
Bin ja gespannt wie das dann wirklich umgesetzt wird. Es gab ja auch mal Gerüchte, dass der L3 Cache komplett auf das X3D Chiplet wandert. Damit könnte man schon genug Platz bekommen für 16 Kerne.
Nicht vergessen, das wäre dann eher so wie bei Navi 31 und 32: Der Cache würde auf ein eigenes Chiplet wandern und dort wiederum (war stets für Navi 31 & 32 in der Gerüchteküche) bestünde dann die Möglichkeit zum Stapeln.
Das Stapeln selbst ist essentiell für den Vorteil vom V-Cache, nur durch die geringen physischen Distanzen zur nächsten Ebene wird es möglich, dass die Latenzen so super ausfallen.
Sieht dir (deinem Avatar) sehr ähnlich (bis auf die grau-melierten Haare).😁👍
@ Topic
Ohje ... so viele Kerne für ein Desktop-PC.
Von den 32 Kernen vom Zen7 benötige ich sehr wahrscheinlich nur 8 Kerne für meine Anwendungen.
Da ich kein Video-Schnitt mache, reicht mir das.
Da wäre's gut, wenn es auch in 5 Jahren noch AM4- & AM5-Systeme zu kaufen gäbe.
Der Cache würde auf ein eigenes Chiplet wandern und dort wiederum (war stets für Navi 31 & 32 in der Gerüchteküche) bestünde dann die Möglichkeit zum Stapeln.
Lecker. Mehr Kerne. Der 7800X3D schnauft am Limit.
Nen gut gebauter 24Core X3D2 könnte mit ordentlicher Implementierung da gnadenlos Leistung rausholen.
Der Cache würde auf ein eigenes Chiplet wandern und dort wiederum (war stets für Navi 31 & 32 in der Gerüchteküche) bestünde dann die Möglichkeit zum Stapeln.
Halte ich für eher unwahrscheinlich. Core auf Cache stapeln hat sich doch schon sehr bewährt bei Zen, während Navi 31/32 eher enttäuschende Chips waren. Die kurzen Wege und damit kleinen Latenzen bei Core über Cache sind einfach zu wertvoll, als dass Cache neben Core Sinn machen würde.
