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NewsHot Chips 2023: AMD verrät wenig mehr über „Siena“ und verwirrt
Das wäre echt cool, wenn AMD eine Sharing-Effizienz nutzen könnte, bei der die Kerne auf den L3-Cache anderer Chiplets zugreifen können, wenn ihr eigener nicht ausreicht.
Das würde aber auch einen enormen Aufwand bedeuten, den AMD wahrscheinlich nicht leisten kann.
"Sharing-Effizienz" ist ein interessanter Begriff, den ich noch nie gehört habe. Wo hast du das gelesen?
Das war nur ne Vermutung wie AMD das Aufbauen könnte um Verbindungen zu reduzieren.Bzw um die Fläche zu reduzieren in dem ja die einen weniger L3 Cache haben und die anderen teile mit 3d Cache ganz viel.
Weil das hier einer als Gedanken geschrieben hatte,da kam ich auf die Idee das AMD das so machen könnte.
Offziell hat sowas AMD ja nicht gepostet.
Fände ich auch als geil an.So könnte man viel mehr Kerne Unterbringen und hätte mit dem L3 Cache dennoch keinen Nachteil daran.Bin Gespannt wie es AMD in Zukunft so handeln wird.
Und ich selbst merke keinen so riesigen Nachteil von L3 Cache halbierung nur etwas.
Ich bin allerdings nicht auf die Server Sparte Angewiesen.Solange AMD noch Threadripper Pro Veröffentlich wie halt mit Zen 4,habe ich kein Problem damit.Jedoch wenn der Markt so weiter Schrumpft hat AMD keinen bedarf mehr an Threadripper und wechselt gleich direkt zu Server sowie Client usw.Da Verdient wohl AMD viel mehr als an den Threadripper CPUS.
Dann wenn es nur noch Server geben wird egal von Intel oder AMD dann wäre ich wohl ganz raus aus der ganzen Sache.
Weil eines haben Server gemeinsam,der Allcore Takt ist generell um einiges niedriger als bei den Threadripper sowie den ganzen Ryzen CPUS.Aber ob ich solche Aktion AMD zutrauen würde,wer weis.
Das wäre echt cool, wenn AMD eine Sharing-Effizienz nutzen könnte, bei der die Kerne auf den L3-Cache anderer Chiplets zugreifen können, wenn ihr eigener nicht ausreicht.
Das würde aber auch einen enormen Aufwand bedeuten, den AMD wahrscheinlich nicht leisten kann.
Das wird nix, beim 7950x3d haben die doch deutlich gezeigt / gesehen das es Performance technisch keinen sinn macht das ein "non-cache-Kern" auf den Cache des "cache-Kerns" zugreift.
Das beherrschen die P-Kerne auch nicht. Es ist theoretisch moeglich, dass es abgedreht wurde, weil's die E-Kerne nicht koennen, wie bei AVX-512. Wahrscheinlicher ist aber, dass Intel den Hut draufgeschmissen hat, nachdem sie das 1) ueber viele Jahre nicht fehlerfrei zum Laufen bekommen haben und 2) transactional memory sich als doch nicht so wichtig herausgestellt hat wie der Hype vor 15 Jahren nahelegte. Jedenfalls wird es schon beim Rocket Lake (noch ohne E-Cores) als Xeon unter TSX-NI "nein" angezeigt, und wenn ich mir den als Core i anschaue, wird TSX nicht einmal erwaehnt.
Oder andersherum, wenn ein Task erst "ruhig" auf einem E-Core gestartet wird, aber nach ein paar Sekunden doch Leistung will und von AVX-512 profitieren würde, das dem Task aber nicht als verfügbar geflaggt wurde (weil E das nicht kann)?
Zunaechst einmal kostet ein kleinerer IOD fuer Siena etwas Entwicklungsarbeit und ein neues Maskenset (irgendwo im Bereich von $10M). Wenn sie pro Siena vielleicht $50 Waferflaeche sparen wuerden, muessten sie 200000 verkaufen, bevor sich die Investition amortisiert. Naja, vielleicht machen sie's ja noch, wenn die Nachfrage hoch genug ist, und verwenden in der Zwischenzeit teildefekte grosse IODs.
Eben darauf bezieht sich meine Überraschung, ich würde eigentlich davon ausgehen, dass Siena in ziemlich großen Stückzahlen laufen müsste, so dass sich das lohnt. Aber anscheinend erwartet AMD das nicht
@Rockstar85 hm vielleicht eher wohl in Zukunft wenn es zu wenig Platz drauf gibt um was zu steigern.Wobei AMD ja noch immer die chips größer Gestalten kann.Aber sobald mal die Fertiung nicht mehr weiter runter geht und man die maximale Größe voll ausgefahren hatte,könnte AMD auch beim desktop dazu übergehen mit den C Modellen zu Agieren.Das erleben wir bestimmt noch da bin ich mir gánz sicher.
Zunaechst einmal kostet ein kleinerer IOD fuer Siena etwas Entwicklungsarbeit und ein neues Maskenset (irgendwo im Bereich von $10M). Wenn sie pro Siena vielleicht $50 Waferflaeche sparen wuerden, muessten sie 200000 verkaufen, bevor sich die Investition amortisiert.
Fürs Chip-Design kommt AFAIK schon ein bisschen mehr zusammen als USD 10M.
Auf der anderen Seite wird hier AMD einiges an Stückzahlen erwarten. So wie ich es verstehe haben sie schon Design Wins über ihre Xilinix-Leute geholt. D. h. sie können die Stückzahlen recht gut abschätzen.
mae schrieb:
Naja, vielleicht machen sie's ja noch, wenn die Nachfrage hoch genug ist, und verwenden in der Zwischenzeit teildefekte grosse IODs.
Das ist ganz sicher ein Aspekt, der die Mehrkosten relativiert.
Dass AMD später einen kleineren IOD auflegt würde mich sehr wundern.
Bei den Servern wird AFAIK sehr viel Aufwand in die Validierung gesteckt. Die Komponente neu aufzulegen über die die gesamte Kommunikation mit dem System läuft, würde AFAIK eine erneute Validierung erfordern.
stefan92x schrieb:
Eben darauf bezieht sich meine Überraschung, ich würde eigentlich davon ausgehen, dass Siena in ziemlich großen Stückzahlen laufen müsste, so dass sich das lohnt. Aber anscheinend erwartet AMD das nicht
Die andere Erklärung ist, dass das bisschen eingesparte Silizium den ganzen Aufwand nicht wert ist. Wenn die Specs die für Siena zirkulieren stimmen ergibt sich:
Die Memory Controller und Memory PHY sind halbiert.
Die IO soll 96 PCIe Lanes vs 128 PCIe Lanes sein, also 3/4
4 CCD benötigen mindestens 4 xGMI Links.
Nur vier zu bringen reduziert die Option für die breite Anbindung auf 2 CCDs benötigt aber auch nur 1/3 der Fläche
Auf 6 XGMI zu gehen ist nichts halbes und ganzes
8 xGMI Links würde nur eine Einsparung von 1/3 bringen, brächte aber die vollkommene Freiheit wie AMD die CCDs anbindet.
Man darf nicht vergessen, dass AMD sehr viele EPYC CPUs als Customized Varianten verkauft. Dies wird IMO auch bei Siena der Fall sein.
Und wenn man es aus der Warte Flexibilität betrachtet, hat das verwenden des großen IOD viele Vorteile. Der Sockel hat ja viel Platzt, vielleicht findet sich ja die eine oder andere Anwendung für die brachliegenden XGMI Links und PCIe Lanes.
Das ist auch nur ein halbgarer Test.
Hier wird das Bild runder: https://chipsandcheese.com/2022/01/28/alder-lakes-power-efficiency-a-complicated-picture/
Kurzum hängt mal wieder viel davon ab, um welche Aufgabestellung es sich handelt. Verallgemeinerd kann man sagen, P-Kerne sind bis 3 GHz effizient und bis 4 GHz noch effizient. E-Kerne geben bis 3 GHz eine gute Figur ab. In diesen Effizienzoptima sind E-Kerne geringfügig effizienter als P-Kerne.
Richtig..
Da macht es ja auch sinn, gerade in Betracht zu Platz und Leistung zu Verlustleistung.. Aber den einzigen Vorteil den ich an 4C sehe für den Desktop wäre die kompaktere Die Größe...Da wir aber die Chipletpreise nicht kennen, kp wie sich das auswirkt.
Ich denke nein. AMD hat ja auch selbst gesagt, dass es dass im Desktop nicht geben wird. Ausgenommen mobile APUs, die auch für den Desktop Sockel kommen.
Rockstar85 schrieb:
Wie Realitisch siehst du eine Zen 5 mit 4C Core als Co Prozessoren?
In den Benchmarks von Phoronix war Bergamo deutlich effizienter als Genoa und Genoa X. Aus den Zahlen von Phoronix lässt sich eine Effizientsteigerung von 29 % ableiten. STH sagt nichts zur Effizienz bezüglich zu Genoa, erwähnt aber dass Bergamo effizienter als die 128 Kern Variante von Ampere ist.
Durch übermäßiges Steigern der Frequenz kann man jedes Design ineffizient betreiben.
mae schrieb:
Zumindest fuer den Laptop ist Phoenix 2 schon angekuendigt oder zumindest geleakt. Ob der dann auch im Desktop kommt, mal sehen.
Meinst Du das Interview mit David McAfee bei TPU?
Da hat er ganz klar erklärt, dass es für einer Umgebung ohne Power Constraints für E-Cores aus seiner Sicht eigentlich keine Anwendung gibt. Aber ein klares Nein vermieden. Es kann deshalb sein, weil er an Strix Point dachte oder weil er es sich offen halten will.
Philste schrieb:
Ich gehe eher davon aus, dass AMD die Hauptarchitektur mit derselben c Architekturen verbindet und man nicht verschiedene Gens miteinander mischt.
Die AMD Karte ist noch gar nicht draußen, also kann die noch gar keiner kaufen.
Und sobald AMD liefern kann, werden wir sehen, ob die tatsächlich keiner will und alle bis 2025 auf eine Lieferung von Nvidia CPUs warten. Für Intel gilt übrigens dasselbe.
Ich denke wir sollten die Begriffe P- und E-Kern nicht für AMD verwenden, da das für unterschiedliche Architekturen verwendet wird bei Intel. Bei AMD gibt es einfach nur ein Standarddesign und ein kompaktes Design (mit weniger Taktpotential und ohne Option zum Stapeln von Cache) des gleichen Kerns.
