News Hot Chips 2023: AMD verrät wenig mehr über „Siena“ und verwirrt

[CDLABSRadonP...]

Ansonsten ja echt schöne Folien. Aber die gelassene Lücke ist vollkommen merkwürdig.

 

[Majestro1337]

Wie gesagt, hat Zen4c nichts mit big.LITTLE zu tun.

Was Intel gemacht hat, hat aber weniger mit ARMs big.little zu tun als das was AMD mit einer Kombination aus zen X + zen Xc macht.

Unterschiedliche featuresets der kerne gibt's da nämlich nicht.
Wenn man jetzt frech wäre, könnte man fast sagen dass Intel hier zwei nicht wirklich zueinander passende Dinge "zusammengeklebt" hat und dann mit irgendwelchen Beschneidungen die Kompatibilität sicherstellen musste.
Also ne, stimmt so nicht ganz...

 

[bad_sign]

Des weiteren gibt's noch die moeglichkeit, sowohl Zen4-CCDs als auch Zen4c-CCDs ueber je zwei Verbindungen mit dem IOD zu verbinden. Bei den derzeit verkauften Bergamos wird das fuer Zen4c nicht genutzt, die sind ja immer mit 8 Zen4c-CCDs bestueckt.

Quasi ausgeschlossen, da das Limit von 8 CCDs bei Bergamo ein Limit des Packagings war.
Man bekommt schlicht nicht genug IF Verbindungen für alle 12 Dies

 

[CDLABSRadonP...]

Big-little wird wohl wirklich das neue System auch bei windows x86 werden.

@Nitschi66 Dann aber bitte wie AMDs Zen-4c-Kerne und nicht wie Intel's E-Kerne! Aber denke auch es wird mehr in diese Richtung gehen, was ja nicht verkehrt ist.

Du kannst Intels E-Kerne nicht wirklich mit den Zen4c vergleichen. Die Intel E-Cores sind einfach auf Energiesparen getrimmt, die sollen einfache Dienste im OS am laufen halten, einerseits um die P-Cores zu entlasten und andererseits um sie möglichst lange im Ruhezustand zu halten.

@Nitschi66
Das sind 2 Unterschiedliche Konzepte und hat mit big.LITTLE nicht wirklich was zu tun.

Nein, die sind auf platz sparen getrimmt. Effizient laufen diese nicht.

Wie gesagt, hat Zen4c nichts mit big.LITTLE zu tun.

Immer wieder das leidige Thema. Ein schön ausgearbeiteter Artikel, von Team- oder von Userseite aus, wäre mal eine gute Sache.
Bis dahin findet ihr meinen Grundsatzkommentar dazu hier:
https://www.computerbase.de/forum/t...-ist-aufgetaucht.2114118/page-4#post-27668028
Oder, falls ihr lieber einen im Forensystem eingebetten Link nutzen möchtet:

Intel nutzt aber kein big.LITTLE im Ultramobile-Sinn:

(für ein Gesamtzitat taugt das nicht, weil der Beitrag selbst auf Zitaten fußt)


Wie gesagt, wer daraus mal einen Artikel stricken möchte, egal ob Forenteilnehmer oder die Redaktion: Nur zu!

 

[Draco Nobilis]

Intels E Kerne sind einfach nur winzige Kerne "mit" ohne Cache, SMT, AVX etc. pp.
Sie sind exakt gleich (in)effizient wie die großen.
Nur viel kleiner und dürfen wegen Ihrer winzigen Fläche nicht so hoch takten.
Also haben nicht die selben Features. Das führt zu vielen lustigen Problemen.

AMD hat bei seinen 4c einfach nur Feature-Gleichheit mit den großen Kernen.
Das ist der wesentliche Unterschied soweit ich weiß. Einfach weniger Cache.

Damit sind diese vgl zu Intels E-Kernen möglicherweise größer.
Nur ist es so das Intel schon seit Jahren pro Kern viel viel mehr Fläche benötigt als AMD.
Vor allem da AMD dank Chiplets bisher Fertigungsvorteile hat.

Intel hat keine "magischen Tricks" die die kleinen Kerne Sparsamer machen.
Andernfalls sind diese in den großen Kernen ebenfalls mit dabei.
Es gab alte Folien von Intel selber die das sehr gut zeigten.

Mit den alten Atoms haben die E Kerne quasi auch nichts mehr zu tun.

 

[stefan92x]

Man bekommt schlicht nicht genug IF Verbindungen für alle 12 Dies

Aber wenn man weniger als 12 Dies verbaut, dann wird es eben möglich - 4 CCD könnten mit je zwei Links angebunden werden. Ein 64-Core-Modell mit 4 Zen 4c CCD wäre so machbar

 

[bad_sign]

Wenn ich mir das Bild anschaue, dann eher nein, selbes Problem (Siena hat ja den kleineren Sockel SP6)
https://www.semianalysis.com/p/zen-4c-amds-response-to-hyperscale

Spoiler: Bild

 

[stefan92x]

Wir wissen halt einfach noch nicht, wie der IO-Die aussehen wird, der für SP6 verwendet wird. Klar ist ja durch die bisher bekanten Spezifikationen nur, dass DDR-Channel und PCI-Lanes halbiert sind, aber wie viele GMI-Links der dann noch hat, das ist nicht klar. Ich würde mich aber nicht darüber wundern, wenn man hier nur von 12 auf 8 reduziert, was ja zu der Reduktion der Kernanzahl von 96 auf 64 passen würde.

 

[Nitschi66]

@CDLABSRadonP...
Danke. Dass ich big.LITTLE hier ins spiel gebracht habe war doof. Einfach den falschen begriff genutzt. Nutze den begriff leider ähnlich wie Zewa inflationiär obwohl es mit dem Prinzip von ARM nichts zu tun hat ;-)

 

[bad_sign]

Wir wissen halt einfach noch nicht, wie der IO-Die aussehen wird, der für SP6 verwendet wird.

Die Shots von Genoas IOD zeigen, er ist fast 100% symetisch. Der wird im wesentlichen halbiert und das wird der IOD für SP6 werden
https://twitter.com/Locuza_/status/1632236710565224448
Alles andere würde mich extrem überraschen

Spoiler: Bild

 

[stefan92x]

Die Shots von Genoas zeigen, der IOD ist fast 100% symetisch. Der wird im wesentlichen halbiert und das wird der IOD für SP6 werden

Hast du dafür irgendeine Quelle, die das bestätigt? Du könntest natürlich recht haben, aber das Layout einfach zu halbieren, resultiert in einem relativ hässlichen Packaging. Da könnte ich mir gut vorstellen, dass AMD die einzelnen Module auch anders zusammenpuzzelt. Es ist ja ein monolithischer IO-Die, da muss man also sowieso eine neue Maske bauen und dann hat man da doch mehr Freiheiten als einfach nur "halbier das Design"

Ausgehend von dem Die-Shot könnte meine Vermutung z.B. so aussehen:

• bei jeder 3er-Gruppe GMI-Links entfällt einer
• Cache Coherence wird ebenfalls ein Drittel schrumpfen, da weniger CCD angebunden werden können
• die Hälfte der DDR-Controller entfällt
• DDR-Phy sind nicht mehr als 2x3 Block sondern als 1x3 Block zusammengefasst und können dadurch "zwischen" die GMI-Links geschoben werden
• PCIe-Lanes können einfach (in der Breite) halbiert werden, IO-Control ebenfalls nahezu halbiert

Das Ergebnis wäre ein IOD, der mehr ins quadratische als ins rechteckige geht (also schmaler wäre als der jetzige, bei gleicher Höhe). Außerdem würde er dem etablierten Prinzip von AMD entsprechen, dass DDR rechts und links hinkommt, PCIe oben und unten und GMI in die Ecken. Das macht auch das Packaging und Routing einfacher, da man ja auf beiden Seiten neben der CPU DDR-Channel verbaut etc.

 

[mae]

Und wieso genau hat Zen4c nichts mit big.little zu tun? Wo genau liegt hier der Unterschied zu ARMs big.little (die das schon viel früher als Intel hatten)? Die kombinieren auch Kerne mit gleichem Featureset, die sich in erster Linie beim Cache Ausbau unterscheiden.

Nein. Das waren immer schon voellig verschiedene Mikroarchitekturen, die sich bei weitem nicht nur im Cache unterscheiden, z.B. Cortex-A76 (big) und Cortex-A55 (little) beim RK3588.

Woran Du vielleicht denkst: Irgendwann (WIMRE in der Zeit des A77 oder A78) wurde dann eine dritte Geschwindigkeitsstufe eingefuehrt, zunaechst indem 1-2 der big-Kerne mehr cache und/oder mehr Takt bekamen. Aber das hat sich dann nach kurzer Zeit weiter ausdifferenziert, und inzwischen sind werden die ganz grossen Kerne (Cortex-X1 ff.) immer groesser, waehrend die mittleren Kerne beim A710 im Vergleich zum Vorgaenger A78 sogar etwas angespeckt wurden und die Nachfolger des A710 auch nicht groesser wurden.

Die Featuresets waren tatsaechlich lange Zeit gleich, das ist bei Intel's P- und E-Cores aber auch so, deswegen haben sie ja AVX-512 bei Alder Lake ff. abgedreht. Allerdings hat ARM in den letzten Jahren in immer weniger Kernen die Unterstuetzung fuer den A32/T32-Befehlssatz zur Verfuegung gestellt, und dabei war dann oft die Idee, dass die 32-bit-Programme z.B. auf den mittleren A710-Kernen laufen, weil die dazu passenden Kerne X2 (big) und A510 (little) keine A32/T32-Befehle mehr kennen.

Bei AMD sehe ich keine Anzeichen, dass die unterschiedliche Mikroarchitekturen verwenden werden. Die scheinen mit Zen4 und Zen4c eine gute Loesung gefunden haben: weniger Entwicklungsaufwand als bei verschiedenen Cores, gleicher IPC (abgesehen von den L3-Cache-Misses), nur unterschiedlicher Takt und unterschiedliche Flaeche. Was bisher auf jeden Fall anders ist als bei big.little: bisher gibt es keine Mischungen aus Zen4 und Zen4c. Ist aber im APU-Bereich angekuendigt.

Ergänzung (29. August 2023)

Quasi ausgeschlossen, da das Limit von 8 CCDs bei Bergamo ein Limit des Packagings war.

Was auf den Folien angedeutet wird, ist, dass man 4 Zen4c-CCDs mit je zwei Verbindungen mit dem IOD verbinden koennte. Ob 6 auch gehen wuerden, ist unklar. Aber genutzt wird diese Moeglichkeit nicht, weil alle Zen4c-EPYCs derzeit mit 8CCDs geliefert werden, und so wie das auf der Folie dargestellt wird, werden dann einfach alle CCDs mit einer Verbindung mit dem IOD verbunden und nicht 4 mit einer und 4 mit zwei.

 

[Rockstar85]

Nein, die sind auf platz sparen getrimmt. Effizient laufen diese nicht.

E Core sind auf dem Die, damit Intel wieder mehr Multithreadded Leistung hat. Ein P Core, ist Korrekterweise mit einem Takt des E Core in etwa gleich effizient. Nur da Intel im Doppelringbus keinen 10C machen kann, und damit auch die TDP sprengen würde, gibt es eben E Core. Sieht besser im Marketing aus.

TechpowerUp hat dazu einen guten Artikel, der das Thema zerlegt. Und der auch mit Intels Effizienzgelobe aufräumt.

Zum Thema:

Es ist spannend, dass AMD als besagtes Modell immer noch intern unter NDA hat. Entweder kommt da was großes, oder aber AMD hat Probleme ihre Version von 4C und Zen4 sauber am laufen zu haben. Wir werden Sehen

 

[MichaG]

Artikel-Update: In einer Fragerunde hat AMD noch bestätigt, dass Siena den gleichen I/O-Die (IOD) wie Genoa nutzt.

 

[stefan92x]

Tja... damit sind unsere schönen Spekulationen erstmal hinfällig.

Wundert mich aber etwas, dass AMD hier offenbar kein Einsparpotential sieht.

 

[ETI1120]

Ich bin 95% sicher, dass es bei Siena 64 Kerne nur als ZEN4c gibt. ZEN4 gar nicht oder nur 32 Kerne. Es sind auch im Schaubild eindeutig nur 4 Dies gezeichnet, bei Genoa sinds 12 und bei Bergamo 8 mit Doppel CCX.

AMD hat doch Pünktchen dazwischen gelassen, sie wollten es ja nicht verraten, .

Aber in der Sache hast Du recht. Die maximal Anzahl der Kerne wird mit Zen 4c erreicht, und dann reicht es eben mit Zen 4 nur zur Hälfte. Alles andere ergibt keinen Sinn.

Dass AMD so geheimnisvoll tut hat IMO damit zu tun dass Siena mit Zen 4c kommen wird es aber auch Varianten mit Zen 4 geben wird. Die Varianten mit Zen 4 sind aber für einen anderen Markt

Gut, dass ich mit Server-CPUs nichts zu tun haben muss. Ich steige da bei AMD einfach nicht mehr durch.

Das ist jetzt doch eher Dein Problem.

Wieso braucht man so viele verschiedene Codenamen allein für Zen4? Genoa, Bergamo, Genoa-X und Siena?

Es gibt eben verschiedene Anforderungen an die Server, die mit "One size fits all" nicht abgedeckt werden können.

• Genoa ist die Main Stream Lösung mit sehr viel I/O
• Bergamo ist für die Cloud Anbieter die viele Kerne und konstante Leistung ihrer Kerne erwarten
• Genoa-X ist eine Speziallösung für Anwendungen die von viel L3 Cache profitieren
• Sieana wird für Edge und Telekom angekündigt, also wo energieeffiziente Server benötigt werden
• Darüber hinaus wird es IMO mit dem Siena IOD auch Mainstream Server geben. diese wird weniger I/O und weniger Kerne haben, aber günstiger als als die Genoa-Varianten sein. Ob AMD diese "kleinen" Server auch als Siena bezeichnet, werden wir sehen.

Die Threadripper-Varianten, die aus diesem Bauskasten abgeleitet werden, werden auch noch kommen.

Eine HEDT-Plattform wird es aber IMO nicht mehr geben. Das verhindert schon PCIe 5.0.

Davon dann jeweils verschiedenste Modelle, dazu verschiedene Sockel innerhalb einer Generation und unterschiedliche Arten von Zen4 Kernen. Was das für ein gewaltiger Aufwand sein muss, bei Entwicklung, Produktion und Vermarktung.

Du hast schon von Chiplets gehört?

Mit Siena kommt einen neues IOD hinzu und AMD kann daraus mit Zen 4c und Zen 4 wieder zig Produkte ableiten.

Aber wenn man weniger als 12 Dies verbaut, dann wird es eben möglich - 4 CCD könnten mit je zwei Links angebunden werden. Ein 64-Core-Modell mit 4 Zen 4c CCD wäre so machbar

AMD wird für Siena einen anderen IOD verwenden, der höchst wahrscheinlich ebenso nur die für den Maximalausbau benötigigten XGMI Links bereitstellt.

Wenn ich mir das Bild anschaue, dann eher nein, selbes Problem (Siena hat ja den kleineren Sockel SP6)
https://www.semianalysis.com/p/zen-4c-amds-response-to-hyperscale

Spoiler: Bild

Anhang anzeigen 1391661

Das Bild zeigt Bergamo den es nur mit 8 CCDs gibt.

Generell zum Thema weite Anbindung bitte den beiliegenden Foliensatz anschauen, Folie 21.
Unter linker Quadrant: Zen 4 - Ziel höhere Performance
Unter rechter Quadrant: Zen 4 c - Ziel niedrigere Power

Die Shots von Genoas IOD zeigen, er ist fast 100% symetisch. Der wird im wesentlichen halbiert und das wird der IOD für SP6 werden
https://twitter.com/Locuza_/status/1632236710565224448
Alles andere würde mich extrem überraschen

Spoiler: Bild

Anhang anzeigen 1391666

Bei Zen 2 war der cIOD 1/4 sIOD.

Bei der Architektur (RTL) bin ich mir sicher dass AMD so vorgeht. Aber ob dies auch fürs Chipdesign übernommen wird?

Es hätte wie @stefan92x ausführt einige Nachteile einen einseitigen IOD zu fertigen.

 

[HaRdWar§FreSseR]

am interessantesten ist der Genoa-X: IOD + Zen 4 CCD + 3D Cache

Du kannst Intels E-Kerne nicht wirklich mit den Zen4c vergleichen. Die Intel E-Cores sind einfach auf Energiesparen getrimmt, die sollen einfache Dienste im OS am laufen halten, einerseits um die P-Cores zu entlasten und andererseits um sie möglichst lange im Ruhezustand zu halten.

AMDs Zen4c sind verkleinerte Zen4 Cores um die Kernanzahl / Die zu erhöhen. Durch ein paar Einschränkungen bei der Verkleinerung sind sie in Takt und Speicher limitiert was sie halt etwas sparsamer macht, deswegen sind es aber keine E-Cores wie bei Intel.

@Nitschi66
Das sind 2 Unterschiedliche Konzepte und hat mit big.LITTLE nicht wirklich was zu tun.

Intels E-Kerne sind für niedrigen Energieverbrauch optimiert und übernehmen einfache Aufgaben im Betriebssystem, um die P-Kerne zu schonen und in den Ruhezustand zu versetzen.
AMDs Zen4c sind reduzierte Zen4 Kerne, die mehr Kerne pro Die ermöglichen. Sie haben jedoch einige Einschränkungen bei der Taktrate und dem Speicher, die sie etwas sparsamer machen, aber nicht so sehr wie die E-Kerne von Intel.
Um die beiden zu vergleichen, muss man mehrere Faktoren berücksichtigen, wie z.B. die Leistung pro Watt, die Anwendungsprofile, die Kosten und die Verfügbarkeit.

Ergänzung (29. August 2023)

Stimmt geil wäre wenn amd dann so ne sharing effizient nutzt wo wenn die l3 cache von den 16 kernen nicht ausreicht sich einfach dann an die cache von den andern Chiplet wo mehr l3 cache haben sich ein paar schnappt um diese selbst zu nutzen zu können. Allerdings wäre das ganze dann mit ernormen. Aufwand verbunden. So viel macht amd da ganz bestimmt nicht.

Das wäre echt cool, wenn AMD eine Sharing-Effizienz nutzen könnte, bei der die Kerne auf den L3-Cache anderer Chiplets zugreifen können, wenn ihr eigener nicht ausreicht.
Das würde aber auch einen enormen Aufwand bedeuten, den AMD wahrscheinlich nicht leisten kann.
"Sharing-Effizienz" ist ein interessanter Begriff, den ich noch nie gehört habe. Wo hast du das gelesen?

Ergänzung (29. August 2023)

E Core sind auf dem Die, damit Intel wieder mehr Multithreadded Leistung hat. Ein P Core, ist Korrekterweise mit einem Takt des E Core in etwa gleich effizient. Nur da Intel im Doppelringbus keinen 10C machen kann, und damit auch die TDP sprengen würde, gibt es eben E Core. Sieht besser im Marketing aus.

TechpowerUp hat dazu einen guten Artikel, der das Thema zerlegt. Und der auch mit Intels Effizienzgelobe aufräumt.

Zum Thema:

Es ist spannend, dass AMD als besagtes Modell immer noch intern unter NDA hat. Entweder kommt da was großes, oder aber AMD hat Probleme ihre Version von 4C und Zen4 sauber am laufen zu haben. Wir werden Sehen

E Core sind eine Lösung für Intels Multithreading-Schwäche, die durch den Doppelringbus begrenzt wird. P Core sind ähnlich effizient wie E Core, aber mit weniger Kernen und TDP.
TechpowerUp hat einen kritischen Artikel über Intels Effizienzansprüche veröffentlicht, der die Details erklärt.
AMD hält sein 4C Zen4 Modell noch geheim, was Spekulationen über seine Leistung oder Probleme auslöst. Es bleibt abzuwarten, was AMD zu bieten hat.

 

[bensen]

Die Shots von Genoas IOD zeigen, er ist fast 100% symetisch. Der wird im wesentlichen halbiert und das wird der IOD für SP6 werden
https://twitter.com/Locuza_/status/1632236710565224448
Alles andere würde mich extrem überraschen

Spoiler: Bild

Anhang anzeigen 1391666

In der geleakten Roadmap sind für SP6 aber 96 PCIe lanes genannt. Passt dann nicht, wenn die Daten stimmen.

Ich weiß generell noch nicht was AMD mit SP6 vor hat. Das Package ist sehr groß, bietet aber nur 6 Channel und maximal nur 64 Kerne. Die besagte Roadmap sagt zudem maximal 64 Zen4c oder nur 32 Zen4.
Passt irgendwie alles hinten und vorne nicht zusammen.

 

[Chris007]

Server CPUs sind so 2013... die sollen sich mal Gedanken um Server GPUs machen

 

[GrumpyCat]

Intels E-Kerne sind für niedrigen Energieverbrauch optimiert und übernehmen einfache Aufgaben im Betriebssystem, um die P-Kerne zu schonen und in den Ruhezustand zu versetzen.

...vor allem sorgen sie für künstlich hohe Core-Zahlen in den Specs und für Kopfzerbrechen bei den Betriebssystem-Entwicklern, oder? Einen Task von P auf E zu migrieren soll wie gehen? Wenn der potenziell z.B. TSX benutzt (das die E nicht beherrschen)? Oder andersherum, wenn ein Task erst "ruhig" auf einem E-Core gestartet wird, aber nach ein paar Sekunden doch Leistung will und von AVX-512 profitieren würde, das dem Task aber nicht als verfügbar geflaggt wurde (weil E das nicht kann)?

Und überhaupt, was sollen das für Hintergrundtasks sein? Ob jetzt ein P-Core alle paar hundert ms auf minimum MHz gedrosselt ein paar ms läuft oder ein E-Core eben durchgängig soll einen großen Unterschied machen? Obwohl andersherum alle sagen, dass es effizienter ist, mittlere/hohe Leistung kurz anzufordern statt geringe Leistung dauerhaft?

Gibt es dazu überhaupt Zahlen? Bitte nicht von Intel, sondern z.B. von den Linux-Kernel-Entwicklern?

Mir erscheint das erstmal alles als "Komplexität um jeden Preis und weil man's kann und weil's auf dem Papier gut aussieht und den Mist ausbaden kann jemand anders".