Notiz Intel Sockel LGA 4677: Sapphire Rapids als Next-Next-Gen-Xeon abgelichtet

xexex schrieb:

Das ist so nicht ganz korrekt.
Auf den verlinkten Bilder zu LGA3647 und LGA4677 werden lediglich die Maße der Kontaktflächen angegeben. Laut Diagramm von WikiChip ist die Kontaktfläche von EPYC 54,5mm (D1) x 71,4mm (E1).
Damit wäre Sapphire Rapids größer, auch wenn wir hier natürlich nur von wenigen mm sprechen.

/KlugscheißerModus off
 
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Volker schrieb:
Noch einmal Nachschub an Bildern gibt es aus gleicher Quelle.

Hui, die Chips duerften ungefaehr 20mmx20mm sein, also ungefaehr 400mm^2 (fuer 15 cores). So gross haette ich sie nicht erwartet, auch wenn sie den I/O-Teil enthalten. Zum Vergleich: ein Zen3-Chiplet mit 8 cores (und ohne DRAM-Controller und I/O) ist ca. 80mm^2 gross.
 
mae schrieb:
Zum Vergleich: ein Zen3-Chiplet mit 8 cores (und ohne DRAM-Controller und I/O) ist ca. 80mm^2 gross.
Also entweder Intel hat da haufenweise Cache drauf oder irgendetwas anderes, das sie derzeit noch verschweigen. 400mm² für 15 Kerne wäre ziemlich lächerlich.
 
Weiß man schon welcher Sockel bei Intel als HEDT Nachfolger antreten wird?
 
@r4yn3 ich denke mal das wird dieser hier. Der aktuelle W Sockel entspricht ja größentechnisch auch dem der Xeons. Ich glaub nicht dass Intel da was Extra für HEDT macht. Wirklich aufschließen zu Threadripper ist erstmal sowieso nicht drin.
 
Also für 10nm sind diese Chiplets wirklich sehr groß, gerade auch für die vergleichsweise kleine Kernzahl. Intel scheint da wirklich immer mehr in den einzelnen Kern reinzupacken, die sind sicher wieder gut doppelt so mächtig was Transistoren angeht als der Vorgänger.

Bin mal gespannt wie Intel die anbindet. Mesh über Chiplets hinweg?
 
@Krautmaster die Kommunikation zwischen den Chiplets ist wahrscheinlich wie bei Naphles oder den ersten zwei Threadripper Generationen. Also NUMA nodes ohne Ende und indirekte Speicherzugriffe.


Aber hier wird man mit großen Caches Arbeiten um Problematiken bei bestimmten Berechnungen zu vermeiden.

Und es stimmt, die Kerne sind, Was Funktionen angeht wirklich riesig
 
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Naja was heißt Numa Nodes ohne Ende, 4 dürften es allenfalls sein. Die Frage ist wie stark die Unterschiede Node zu Node sind. Dicht gepackt ist es ja.
Auf dem Chiplet selbst bin ich auch mal gespannt, Mesh hatte man ja eigentlich genau für das Scaling über viele Kerne im Kopf, sollten dann aber wirklich 100erte sein wenn's wirklich Benefit haben soll.
Ich denke wir sehen auf jedem Chip ein Mesh und ähnlicher Aufbau wie bei SLX HCC Die mit 18C.
Dann wie bei den 4er CCX bei AMD eine Vollverdrahtung zwischen den 4 Chiplets. Also maximal 1 zusätzlichen Hop wenn über den anderen Die auf den RAM muss. Da sehe ich erstmal keinen Nachteil gegenüber dem aktuellen AMD Ansatz mit der Controller Die, rein Performance seitig vom Layout, im Gegenteil.
Bei AMDs erster Gen war ja noch der Umstand dass auf einem Chiplet der L3 gesplittet war und quasi da auch noch ne Hop nötig war.

Aktuell ist der L3 Cache bei AMD meines Wissen auch pro Chiplet und nicht als homogen über alle Chiplets hinweg.
 
Nettes Mousepad.
 
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mkl1 schrieb:
Bist du der Einschätzung, Zen 4 Genoa ist in H2 2022 realistisch? Derzeit ist nicht klar, wann Zen4 verfügbar sein wird. Dieses Jahr bringt AMD einen Zen3 refresh in den Desktop. Die großen Server Modelle sind überlicherweise deutlich später dran, siehe Zen 3 Milan. Ende letzten Jahres war Zen4 noch in Entwicklung, während Intel die Golden Cove basierenden Alder Lake und Sapphire Rapids schon länger in der Praxis testet bzw. samples an Partner schickt.
Milan ist ja auch schon ausgeliefert, wenn auch noch unter NDA. STH hat den seit Ende november im Einsatz, darf aber noch nichts dazu schreiben. Es wundert gerade jeden in der Industrie wieso die nicht mal offiziell gelauncht werden. Wieso AMD das nicht schon gemacht hat musst du Lisa fragen, ist mir auch ein Rätsel. Es könnte damit zusammen hängen dass man auf Icelake-SP gewartet hat, der immer noch nicht kommt. Vielleicht will sich Intel die Peinlichkeit ersparen? Oder dass man die CPU Knappheit nicht unnötig anheizen will mit einer neuen serverplattform off the shelve, während die Verträge für HPC und Großkunden selbstverständlich trotzdem bedient werden.
 
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Tzk schrieb:
Also entweder Intel hat da haufenweise Cache drauf oder irgendetwas anderes, das sie derzeit noch verschweigen. 400mm² für 15 Kerne wäre ziemlich lächerlich.
Ich denke mal 40 MByte Cache minimum pro Chip und noch einiges an I/O-Schaltkreisen, u.a. PCIe 5.0 und RAM-Controller.
Die Golden Cove Kerne werden wohl mehr Transistoren haben im Vergleich zu den Ice Lake Kernen.
 
Ist das nicht die “fork” von der wir auf Anand noch so ca. ende 2017 gesprochen haben? Wie lang ist das schon in den Channels?

Loslassen tut weh.
 
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Volker schrieb:
Dass die Samples bereits bei Partnern vorhanden sind, untermauert das Vorhaben von Intel, noch zum Ende dieses Jahres die ersten Modelle auszuliefern.
Welche Quelle sprach denn von Mitte-Ende 2021 für Sapphire Rapids? Ich fand das damals schon unglaubwürdig. Weil es scheint, als gehe Sapphire Rapids im 1. Quartal 2022 überhaupt erst in Produktion, Ramp-up ist dann im 2. Quartal und Verfügbarkeit in breiter Masse wohl dann erst Ende 2022 bis Anfang 2023.

Demzufolge muss sich SR nicht nur mit Milan messen, sondern auch bereits gegen Genoa (Zen 4 auf 5nm) standhalten. Abenteuerlich, wirklich! Das kommt jetzt von Intel selbst! Haben einen Blogpost.

Brachte heute Anandtech (Update on Intel Sapphire Rapids in 2022: Q1 for Production, Q2 for Ramp, H1 Launch) und Tom's Hardware (Intel's Sapphire Rapids Roadmap Slips: Enters Production in 2022).

… weiß TechFA
 
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