News Intel Sapphire Rapids: Architektur und Aufbau der Next-Gen-Xeon-CPUs

[PS828]

@fox40phil meinst du Itanium? Das ist lange Tod

Das hier ist einfach die nächsten CPU Generation der Xeon Prozessoren

 

[Haldi]

Cool Intel klebt wieder wie AMD.

Joa ne, wurde Intel von der Gegenwart eingeholt

 

[Rickmer]

Wenn ich mir die Bilder nochmal anschaue - haben die zwei verschiedene Masken die Spiegelbilder voneinander sind, oder sollte man die Zeichnungen von Intel nicht zu genau nehmen?

Ansonsten - 4x 400mm² plus 10~14 EMIB Tiles sind immer noch ziemlich große Tiles (Chiplets) - Ausbeute wird also noch lange nicht ideal sein und Produktionskosten recht hoch. Und das für 'nur' 56 Kerne...

 

[fox40phil]

@fox40phil meinst du Itanium? Das ist lange Tod

Das hier ist einfach die nächsten CPU Generation der Xeon Prozessoren

...
Mich hatte die Grafik der anderen News verwirrt und bei Intel komme ich, wie vermutlich auch andere, nicht mehr hinterher bei den ganzen Namen

Dachte eigentlich, dass sie noch mal so eine komische Beschleunigerkarte versuchen zu entwickeln

 

[PS828]

@fox40phil ah, Also hast du ponte veccio gemeint. Das ist ne HPC Lösung das hat nichts mit sapphire rappids Zutun^^

 

[Nagilum99]

Das es nicht nur um Kerne geht weiß AMD doch. Deswegen haben Sie doch unter anderem so viele PCIe-Lanes und das dickere Speicherinterface (im Vergleich mit aktuell kaufbaren Intel-CPUs). Nur hat AMD halt beides. Kerne & das Drumherum 😅

Das mit dem Speicherinterface ist seit einer Weile falsch: Ice Lake kann ebenfalls 8x DDR4-3200.

 

[eastcoast_pete]

@Volker: Da AMX "die neuen Advanced Matrix Extensions" als der nächste große Unterschied zu den EPYCs (auch den kommenden mit AVX512) positioniert werden: gibt's da die ersten Ideen oder Beispiele für Anwendungen, die mit AMX soviel besser, schneller oder sogar überhaupt gehen verglichen mit AVX (,2, 512 usw) oder (Matrizen, Tensors) auf den Tensor Cores der NVIDIA RTX Karten? Wenn ich die Ankündigung richtig lese, will Intel in den nächsten Monaten erst Mal die Tools bereitstellen, damit die Entwickler anfangen können, also gibt es im Moment erst Mal keine Software, die das einsetzen kann.

 

[Blutschlumpf]

Ich warte dann bis die wieder ordentliche Prozessoren rausbringen, hab gehört die zusammengeklebten Kerne taugen nichts.

 

[cb-leser]

nicht mehr hinterher bei den ganzen Namen

Wesentlich dürfte in dem Fall sein, Technik von Marketing zu unterscheiden.
Sowohl "x4" als auch "2S" sieht man im Bild eigentlich ganz gut - letztere sind einfach die "zwei Sockel" für Hoppelnde Rabbits Sapphire Rapids.

 

[BrollyLSSJ]

@fox40phil @PS828
Meintet Ihr eventuell Xeon Phi? Ich meine, da gab es keinen "Nachfolger", könnte mich aber auch irren.

 

[YforU]

Wenn ich mir die Bilder nochmal anschaue - haben die zwei verschiedene Masken die Spiegelbilder voneinander sind, oder sollte man die Zeichnungen von Intel nicht zu genau nehmen?

Doch denn die CPU Kerne liegen aus gutem Grund alle "innen". Auf den ersten Blick sind zwar Ähnlichkeiten zu AMDs Naples gegeben - in der Realität ist es aber ein völlig anderes Konzept.

Praktisch entspricht das Design von Sapphire Rapids einem großen in vier Tiles aufgeteiltem Icelake-SP welche zusammen eine CPU ergeben. Das Mesh beschränkt sich nicht auf ein Tile sondern schließt über EMIB alle Tiles ein. Im Gegensatz zu AMDs Lösungen steht damit beispielsweise der jeweilige L3 allen anderen Kernen zur Verfügung (und nicht nur pro Tile/Chiplet). Wird sicher Anwendungen geben bei denen das ordentlich durchschlägt. Effektiv wird die Bandbreite zwischen den Tiles sehr viel höher sein und die Latenz deutlich geringer als bei einem Design mit zentralem IO Die und "klassischer" on Package Verdrahtung.

Ansonsten - 4x 400mm² plus 10~14 EMIB Tiles sind immer noch ziemlich große Tiles (Chiplets) - Ausbeute wird also noch lange nicht ideal sein und Produktionskosten recht hoch. Und das für 'nur' 56 Kerne...

In Zukunft dürften es sicherlich mehr Tiles werden. Vor allen I/O etc. Mit ~400mm² ist ein SR Tile nur marginal größer als der kleinste Icelake-SP DIE mit 16C. Das ist grundsätzlich schon noch in einem akzeptablen Bereich und die meisten SKUs haben sowieso nicht alle Kerne aktiv. Sehr günstig wirds aber natürlich trotzdem nicht. Ist in dem Bereich (und bei Intels Volumen) aber kein Beinbruch.

 

[Dogmeat]

Alder Vater - ist ja schon recht nett.
Bin mal gespannt was amd da als Antwort bringen wird.

 

[Skysnake]

Sehe ich das richtig auf diesem Bild, dass Intel effektiv zwei gespiegelte Versionen der Tiles fertigt bzw. wegen der Position der EMIBs zwei gespiegelte Versionen der Tiles fertigen muss?

Anhang anzeigen 1114092

Ja, Intel leistet sich da ein gespiegeltes DIE.

 

[I'm unknown]

Ja, Intel leistet sich da ein gespiegeltes DIE.

Bei entsprechendem Volumen der Chips auch kein großes Thema - vor allem wenn es dadurch kürzere Signalwege gibt technisch Vorteilhaft.

 

[Skysnake]

Ja, Intel wird das am Ende nicht wirklich was kosten an Masken etc. Ist eher ein logistisches Problem.

AMD hat aber halt Designs gefunden, bei dem das nicht notwendig ist. Sie haben halt aber auch kein EMIB. Darf man halt alles nicht isoliert sondern im großen Bild sehen.

 

[Rockstar85]

Thema EMIB..
Wurde ja auch bei dem dem SoC mit AMDs Vega genutzt.. Wie gut oder wie schlecht skaliert EMIB?
Mit steigender Komplexität in der Signalwegsverarbeitung kommen ja auch mehr Fehler dazu..