News Proof Of Concept: Testchips belegen Machbarkeit von 3D X-DRAM

MichaG

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Auf dem Papier klang das Konzept des sogenannten 3D X-DRAM von NEO Semiconductor schon immer gut. Jetzt wurde bewiesen, dass sich das neue Speicherchipdesign auch herstellen lässt und die erforderte Leistung erbringt. Unterstützt wird die Entwicklung vom Acer-Gründer Stan Shih.

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Warum sollte gestapelter Speicher nur innerhalb einer CPU möglich sein? 🧐
 
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Ich frage mich, wie dann die anderen "Umgebungsvariablen" aussehen, also bedarf es anderer Kühlung, wie sieht es mit Platzbedarf aus, Anforderungen an die Stromversorgung usw.
Im Zweifel hängt da ja wieder ein ganzer Rattenschwanz dran, der dann für einen neuen Standard eines Tages mitgetragen werden müsste.
 
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Cool, gibts dann 32GB wieder für 100€?
 
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habla2k schrieb:
Wohl eher 2GBit für 1000€. Man lese nur den letzten Satz. Da hat ein BWLer schon wieder Geld gerochen.
 
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Ich liebe es wenn aus "wir haben ein theoretisches Konzept" ein "wir haben es gebaut und es funktioniert" wird.

Ankündigungen und Theorien gibt es wie Sand am Meer, aber so wenige schaffen es vom Papier in die Realität. Wenn sie jetzt noch die Hürde der Skalierbarkeit nehmen sind das super Aussichten für das kommende Jahrzehnt. Nachdem wir vermutlich alle vor haben das noch zu erleben, freut euch doch 😜
 
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Top Kommentare, Jungs! Hab nichts mehr hinzuzufügen! außer:
Allen schon mal ein "Happy zocking Weekend" oder "Whatever"! 🤡
 
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Wird hier ähnlich wie bei HBM und 3D NAND auf wafer-ebene gestapelt? Dann würden die Kosten pro bit ja vermutlich nicht sinken im Vergleich zu aktuellem DRAM.
Oder wird hier wirklich auf einem einzelnen wafer gestapelt? Das wäre sehr interessant!
 
R4yd3N schrieb:
Wohl eher 2GBit für 1000€. Man lese nur den letzten Satz. Da hat ein BWLer schon wieder Geld gerochen.
Nö. Wenn Du das auf den Markt bringen willst kannst Du den Weg über die Nische gehen. Das kannst Du über eine kleine Fab angehen. Damit wirst Du aber auch nur wenig erreichen.

Wenn Du das als neue Standardspeicher etablieren willst benötigtst Du breiten Support der Prozessorhersteller und IP Anbieter. Damit Du den bekommst, musst Du auch zeigen können dass Du im großen Stil liefern kannst. Entweder baust Du selbst ein paar große Fabs für so 100 Milliarden USD oder vergibst eben Lizenzen an die Leute die die Fabs bereits haben.

Aktuell wird an vielen Alternativen geforscht die Sackgasse der bisherigen Speicherzelle von DRAM zu verlassen. Es gibt Überlegungen die 1T1C Zelle als 3D-Zelle aufzubauen, Gain Memoriezelle wie hier in zig Varianten oder die alten Verdächtigen wie FeRAM, MRAM, ReRAM, ...


Es wird spannend zu sehen was sich durchsetzt.
 
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habla2k schrieb:
Cool, gibts dann 32GB wieder für 100€?
Nein aber 512GB für 25.000€, da die Art von Speicher für KI hochinteressant ist.
 
Benna schrieb:
Warum sollte gestapelter Speicher nur innerhalb einer CPU möglich sein? 🧐
Wo werden hier CPUs erwähnt?
Falls du 3D-VCache meinst: Das ist ein konventioneller flacher (2D) SRAM prozess, heisst die Speicherzellen sind alle in einer Ebene. Es wird einfach ein SRAM die auf ein Logic Die gesetzt.
Das gleche Prinzip bei HBM: Da werden mehrere Layers == Dies aufeinander in einem Package gestapelt mit einem Base die für Ansteurungslogik.

Das hier ist was anderes: Auf einem Die wird eine mehrlagige 3D Struktur geschaffen. Also Speicherzellen übereinander angeordnet, ohne dass aufwändiges Die-to-Die Stacking nötig wäre. Die Intgerationsdichte liegt nochmals deutlich höher (sprich, mehrere Layer bei weniger Energiebedarf).
Das Ganze kann mann dann natürlich wie bei HBM nochmals Die-to-Die stacken, das ist ja wass momentan im 3D-NAND Bereich gemacht wird
 
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Am Ende wirds eh vor allem für KI genutzt werden und damit unerschwinglich teuer.
 
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jusaca schrieb:
Wird hier ähnlich wie bei HBM und 3D NAND auf wafer-ebene gestapelt? Dann würden die Kosten pro bit ja vermutlich nicht sinken im Vergleich zu aktuellem DRAM.
Oder wird hier wirklich auf einem einzelnen wafer gestapelt? Das wäre sehr interessant!
Das Prinzip von 3D NAND bedeutet dass nicht auf Wafer Ebene gestapelt wird sondern die Schichten auf einem Wafer entstehen.
 
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habla2k schrieb:
Am Ende wirds eh vor allem für KI genutzt werden und damit unerschwinglich teuer.
Und langfristig gibt es wie bei fast aller Tech dann tatsächlich, im Gegensatz wie bei Geld/Land/Vermögen, ein "Trickle Down" und es wird auch in anderen Komponenten landen die kein AMD CPU sind ;)

Man darf am Ende sehr gespannt sein, wann hier wirklich ein Produkt folgt. Wie von einigen hier geschrieben, ist es von der Theorie zur Praxis zur Skalierung ja immer ein massiver Unterschied^^
 
habla2k schrieb:
Am Ende wirds eh vor allem für KI genutzt werden und damit unerschwinglich teuer.
Ist doch toll, am besten gibt es von Tim Apple, Jensen Lederjohnny und co. nur noch Cloudangebote. You will own nothing! (Ich freue mich nicht drauf!)
 
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ETI1120 schrieb:
Das Prinzip von 3D NAND bedeutet dass nicht auf Wafer Ebene gestapelt wird sondern die Schichten auf einem Wafer entstehen.
Oder um es noch genauer zu machen: 3D-Nand-DIEs werden durchaus auch gestapelt, aber eben auch. Und das wird (falls er kommt) bei 3D-RAM auch der Fall sein.

Noch ein Vergleich: Eine einzelne, normale Spielkarte hat kaum eine nennenswerte dreidimensionale Struktur und Ausdehnung. Ein Kartendeck hat dann aber doch eine deutliche dreidimensionale Ausdehnung. Man kann aber auch einer Spielkarte eine dreidimensionale Struktur verpassen, ein zum Artwork passendes Relief. Diese Reliefkarten lassen sich wiederum auch als Deck stapeln. Dieses Deck hat quasi die gleiche dreidimensionale Ausdehnung wie das Deck an normalen Karten.
 
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