Notiz Renoir-APUs für AM4-Desktops: Niedrige Latenz durch hohen Fabric- und Speichertakt

Taxxor

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Da die normale Desktop Reihe bisher auf ein I/O Package + 2 Chiplet beruht, war es bisher nicht möglich, mehr als 4C in die APUs zu integrieren. Denn man hat einfach ein Chiplet weggelassen und dafür den GPU-Part integriert. Das ganze noch als monolithische Version (Stromsparen und Latenzen) und fertig war die mobile APU

[..]

Mit Matisse waren es nun maximal 8C pro Chiplet, weshalb jetzt also 8C+GPU in der APU stecken.
Vorher konnte man keine Chiplets weglassen, weil es keine gab.
Das Chiplet gibt es doch erst seit Matisse und das hat immer 8C, ob es nun aus 2CCX besteht oder bald mit Vermeer aus einem.

Du sprichst wohl eher von CCX, und auch da hat es nichts mit den Chiplets zu tun und wie viele Kerne da drin sind, sondern einfach damit, dass ein CCX jetzt mit Zen2 Kernen in 7nm klein genug ist, um zwei davon in die APU zu packen, wo vorher nur einer reingepasst hat.
 

SV3N

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Man kann jetzt natürlich definieren, was mit "ersetzen" gemeint ist.
Das Vermeer auch unterhalb von 12C/24T respektive 16C/32T erscheinen wird, darf sich jeder als gesichert notieren.

Vermeer wird weiterhin als Produkt als Mainstream-Prozessorfamilie Ryzen unterhalb von Ryzen Threadripper angesiedelt.

Auch Vermeer wird mindestens bis 6C/12T herunter skalieren. Das ist „safe“. ;)
 

yummycandy

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Du sprichst wohl eher von CCX, und auch da hat es nichts mit den Chiplets zu tun, sondern einfach damit, dass ein CCX jetzt mit Zen2 Kernen in 7nm klein genug ist, um zwei davon in die APU zu packen, wo vorher nur einer reingepasst hat.
CCX wäre besser gewesen, richtig. Mit Chiplets können sich viele das aber erst vorstellen. (wegen 1CCX pro Chiplet) Aber klar, haste recht.
 

Taxxor

Fleet Admiral
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Mit Chiplets können sich viele das aber erst vorstellen. (wegen 1CCX pro Chiplet)
Also mich hat der Absatz komplett verwirrt^^
Vor Allem da du erst von der aktuellen Dektop Reihemit I/O und 2 Chiplets gesprochen hast, also klar da denkt man an Ryzen 3000 mit seinen 2 8C Chiplets. Und dort sind es auch 2CCX pro Chiplet und nicht 1.
Und im nächsten Satz gesagt hast, dass man für die APUs ein Chiplet weggelassen hat und daher nur 4 Kerne haben konnte.
 

yummycandy

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Taxxor

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Die 4C beziehen sich auf die die "bisherigen" APUs (steht auch da).
Ja, das steht da, direkt unter dem Satz dass die bisherigen Desktop CPUs 2 Chiplets haben, wo du wohl CCX meintest und von Zen/Zen+ gesprochen hast.

Und am Ende schriebst du noch, dass man jetzt 8 Kerne in die Renoir APU packen kann, weil Matisse jetzt 8 Kerne pro Chiplet hat.
Also wenn du hier mit Chiplet wieder CCX meintest, wäre es falsch, da Matisse keine 8 Kerne pro CCX hat sondern 4.
Und wenn du Chiplet meinst, wäre es auch keine Begündung, weil das Chiplet ja weiterhin aus 2CCX besteht, die man vorher mit Zen und Zen+ auch schon hatte und in eine APU hätte packen können, nur wäre die dann zu groß geworden.
Der einzige Grund, warum man jetzt 8C haben kann, sind die in 7nm kleineren CCX, wodurch Renoir 2CCX + IGP haben kann, wo auf Picasso nur 1CCX + IGP Platz hatte, nicht dass in einem CCX jetzt mehr Kerne drin sind.

Und deshalb wird sich auch an der Latenz nicht so viel tun, wie es bei Vermeer zu erwarten ist, selbst ohne I/O Die dürfte sie schlecher ausfallen als bei Zen3.
4333 CL 14-13-13, damit würde auch ein 3700X auf solche Latenzwerte kommen, wenn der IMC es mitmachen würde. Nur wer so heftiges RAM OC betreibt, der wartet doch lieber auf einen 4700X anstatt einen 4700G zu nehmen, da der 4700X sicherlich keinen schlechteren IMC bekommen und zusätzlich noch von mehr Cache profitieren wird.
 
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Northstar2710

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aur0n

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Die asiatische Website „TecLab“ will eine Desktop-APU für die aktuelle AM4-Plattform vom Typ AMD Ryzen 4000 („Renoir“) getestet und dabei niedrige Latenzen durch einen hohen Fabric- und Speichertakt erreicht haben. Der vermeintliche AMD Ryzen 7 4700GE lief demnach mit schnellen DDR4-4333 und einer CAS-Latenz von 14 Zyklen.

Zur Notiz: Renoir-APUs für AM4-Desktops: Niedrige Latenz durch hohen Fabric- und Speichertakt
/klugscheiss ein :p
es hat sich in der Tabelle wohl ein klitzekleiner Tastenverrutscher eingeschlichen, wenn ich mich nicht irre ^^

45 W (LPDDR4-4255)
sollte 66 sein? :)
/klugscheiss aus :D
 

amdfanuwe

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@amdfanuwe

Zen3 ist wie auch RDNA2 N7P oder N7+.
https://ir.amd.com/static-files/fd06c15e-0241-424d-9fd9-5a469d96012d
https://www.anandtech.com/show/1558...7nm-7nm-for-future-products-euv-not-specified

Allerdings spricht die Entfernung des + aus den Roadmaps genauso wie "keine spezifische Aussage" eher dafür das zumindest die ersten CPU Produkte (CPU Chiplets) N7P sein werden (also ohne EUV).
Ja, ZEN3 Server ist 7nm. Auf der Client CPU Roadmap (S. 42 https://ir.amd.com/static-files/fd06c15e-0241-424d-9fd9-5a469d96012d) haben sie merkwürdigerweise aber nichts angegeben.
Zudem ist der N6 Prozess günstiger und Designkompatibel zu N7P.
https://www.tsmc.com/english/dedicatedFoundry/technology/platform_HPC_tech_advancedTech.htm
Nimm dein N7P Design, ersetze die ersten Layer durch EUV Masken und schon hat man einen 7nm Chip auf N6 ohne viel Aufwand und günstiger herzustellen. Ähnlich der Aktion von 14 auf 12nm damals. Kein Shrink aber leichte Vorteile durch den besseren 12nm Prozess.

Und wie Anandtech schreibt:
This doesn’t necessarily mean that AMD isn’t going to be using EUV in the future – we were told it will be on a case by case basis, and at this time they wanted to clarify that AMD is not making any specific clarifications of which version of 7nm from TSMC it plans to use.
Also nicht auszuschließen, dass EUV verwendet wird.
 
G

Gregor Kacknoob

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Das ist mehr als nur eine Notiz. Das sind fantastische Neuigkeiten :)
 
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