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NewsSnapdragon X2 Elite Extreme: Qualcomm mischt TSMC N3X und N3P für High-End-Chip
Qualcomm hat gegenüber ComputerBase bestätigt, bei dem bis 5 GHz taktenden High-End-Notebook-Chip Snapdragon X2 Elite Extreme zwei Fertigungsstufen aus der N3-Familie von TSMC innerhalb eines monolithischen Dies zu nutzen: N3X und N3P. TSMC sieht diese Art von Aufbau innerhalb der N3-Familie mit FinFlex auch explizit vor.
Sehr interessant, dass man die Technologie innerhalb eines DIEs wechseln kann. Wenn man weiter denkt, könnten auch nur einzelne FETs mit der "schnelleren" Technologie ausgestattet werden.
Das wird wieder viel Workload für die Designer bedeuten, das Maximum an Effizienz aus einem Chip heraus zu holen, ohne die maximale Frequenz zu senken...
Bin gespannt, ob Intel/AMD/NVIDIA das nachmachen
Höchst interessant was alles so möglich ist. Irgendwann wird man vielleicht sogar pro Core innerhalb dieser unterschiedliche Verfahren anwenden um diese zu optimieren. Auch wenn das sicherlich ordentlich Aufwand bedeutet jeden Teil spezifischer zu definieren.
Die Strukturen mögen nicht mehr so schnell wie früher schrumpfen aber man findet doch immer wieder Wege die Leistung kontinuierlich zu steigen und den Verbrauch zu senken.
Ein sehr interessantes Chip Design. Wurde auf dem Qualcomm Event auch erwähnt welche OEMs Laptops/Tablets auf Basis der X2 Chips anbieten werden?
Microsoft wird ja hoffentlich dran bleiben, und man mag von Windows nun halten was man will, aber die "ARM-ifizierung" von Windows scheint dieses mal wirklich zu funktionieren. Google war ja auch mit nem großen Announcement hinsichtlich Android Laptops/Desktops auf dem Event. Ich werd da schön langsam immer zuversichtlicher das sich Microsoft nicht mehr aus der Affäre im letzten Moment rauswurschteln kann.
Abseits von Gaming und Treiberproblemen seh ich da wenig Probleme; wobei mir generell Peripherie ohne Zusatzsoftware am liebsten ist, USB Audio+Video Hardware setzt sowieso auf Standardtreibern läuft und die Drucker der großen Hersteller unterstützen ja mittlerweile alle Mopria.
Leckströme sind besonders ungünstig bei Teil- oder gar Minimallast, d.h. wenn der Core unter Spannung gehalten werden muss aber eigentlich nicht viel zu tun hat. Bei Vollast sind die Leckverluste im Verhältnis zum "regulären operativen" Verbrauch in der Regel sekundär, im abgeschalteten Zustand nicht existent.
Genau der Gedanke steht ja auch hinter dem Hybridkonzept mit E- und P-Cores, hier nur noch konsequenter zuendegedacht.
Man kann zumindest einmal sehr viel erzählen. TSMC ist es relativ egal was die Kunden erzählen, was für Prozesse sie haben.
TSMC hat auch kein Ton gesagt, als Mediatek N5 als N4 bezeichnet hat.
So wie es geschildert wird, hört es sich für mich so an, dass Qualcomm die HP Bibliothek als N3X verkauft.
Matthias B. V. schrieb:
Irgendwann wird man vielleicht sogar pro Core innerhalb dieser unterschiedliche Verfahren anwenden um diese zu optimieren. Auch wenn das sicherlich ordentlich Aufwand bedeutet jeden Teil spezifischer zu definieren.
Das Problem ist, dass nicht das Definieren und auch nicht das Simulieren. Das Problem ist das Fertigen. Denn die Prozesse dürften sich nur bei den Horizontalen Abmessungen der Transistoren unterscheiden, alles andere müsste identisch sein.
