Das der Cache den größten Teil des Dies einnimmt ist mir klar
... Ich hatte nur mal vor längerer Zeit einen Artikel gelesen, der war auch hier über das Forum verlinkt, laut dem es eben nicht unbedingt so ist, dass die CPUs mit kleinem L2 degradierte CPUs mit defektem Cache sind. In dem Artikel ging es jedoch um Celeron CPUs. Dennoch wurde dort sehr gut verdeutlicht, dass es eben gar nicht soo häufig ist, dass durch bloßes Deaktivieren eines Areals plötzlich alles ohne Probleme funktioniert.
Leider habe ich den Link nicht mehr...
http://www.3dcenter.de/artikel/2004/11-18_a.php Hab ihn doch noch gefunden! Ob es stimmt weiß ich nicht, aber der Artikel zeigt, dass man es sich definitiv zu einfach macht, wenn man einfach behauptet, dass CPUs mit kleinem Cache kastrierte große Brüder sind!
Grundaussage des Textes ist, dass Fehler im Cache in aller Regel durch Redundanz, also fest eingeplante zusätzliche Schaltungen ausgebügelt werden können - solche Fehler also bereits eingeplant sind. Da die Fehlerdichte sehr gering ist, in dem Artikel wird sie auf 0,2 - 0,3 Fehler pro cm² Wafer- Fläche geschätzt, kann man davon ausgehen, dass es sehr unwahrscheinlich ist, dass so viele Fehler vorliegen, dass man den Chip nur durch ein entgültiges Deaktivieren große Cacheanteile retten kann. Schließlich steigt bei einer zunehmenden Fehlerdichte auch die Wahrscheinlichkeit, dass nicht nur der Cache, bei dem die Fehler ja zu einem großen Teil reperabel sind betroffen ist, sondern die Logikeinheit - wodurch ein entgültig irreperabler Chip entsteht, der nicht mehr zu reparieren ist!
Vielmehr ist es einfach billiger alles in einem Prozess zu fertigen und ja, ggf. hat man dann noch eine geringe Menge Chips, bei denen man Teile des defekten Caches deaktivert und sie so noch verkaufen kann. Das ist ist aber scheinbar nicht bei der Mehrheit der Chips der Fall!
cu