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NewsAMD Plum-MDS1: Geekbench-Eintrag der Zen-6-APU mit 10 Kernen aufgetaucht
Eine kommende AMD-APU auf Basis der Medusa-Point-Architektur mit 10 Kernen zeigt sich in einem Benchmark. Der Geekbench-Eintrag „AMD Plum-MDS1“ zeigt eine deutliche Leistungssteigerung gegenüber älteren Leaks und überholt sogar den Ryzen AI 9 HX 470.
Soll das heißen, die gehen wieder einen Schritt zurück, also Zen 1 oder 2 Niveau?
Da waren doch auch 2CCX in einem CCD?
Dann haben also nicht mehr alle Kerne Zugriff auf den gesamten Speicher, sondern nur noch die Hälfte, der Bereich, der in deren CCX ist?
Hätte das irgendwelche Vorteile, warum man das wieder so machen sollte?
Würde eher vermuten, dass 8 Zen6/6c Kerne in einem CCX liegen und zwei der neuen LP Kerne im zweiten CCX, damit man bei Bedarf wirklich den kompletten Performance CCC schlafen legen kann
Nein.
2 getrennte CCX ist für Mobil APUs besser weil man so bei niedrigen Last das CCX mit den Classic Cores komplett stilllegen kann.
guggi4 schrieb:
Würde eher vermuten, dass 8 Zen6/6c Kerne in einem CCX liegen und zwei der neuen LP Kerne im zweiten CCX, damit man bei Bedarf wirklich den kompletten Performance CCC schlafen legen kann
2 CCX haben natürlich den Vorteil, dass c- und LP-Cores sich den Cache teilen, damit geht es schneller, Threads von LP nach c zu verschieben, als wenn die auch noch den CCX wechseln müssten.
@stefan92x Ob 32 MB oder 16 MB L3, das als eine Einheit macht mehr zumal die Zen 6c ja 'nur' langsamer taktende Core bei gleicher IPC sind.
Vielleicht reduziert aber AMD bei high Performance den L3 anteilig für die Zen 6c, bei gering-mittlerer Last dann jenen der Zen 6 Core. Beim Auslesen dann scheinbar 2* 16 MB = 32 MB L3.
Bei 9. und 10. Core ggf. nur eine andere Fertigung / Fin mit noch geringeren Takt. Eigenen CCX dann anders und für den IOD.
2 CCX haben natürlich den Vorteil, dass c- und LP-Cores sich den Cache teilen, damit geht es schneller, Threads von LP nach c zu verschieben, als wenn die auch noch den CCX wechseln müssten.
Die Frage ist außerdem ob die LP Cores alleine den gesamten Cache des 2. CCX bekommen. Will sagen dass nicht nur die Kerne sondern auch ein Teil des Caches des zweiten CCX abgeschaltet werden kann
Soll das heißen, die gehen wieder einen Schritt zurück, also Zen 1 oder 2 Niveau?
Da waren doch auch 2CCX in einem CCD?
Dann haben also nicht mehr alle Kerne Zugriff auf den gesamten Speicher, sondern nur noch die Hälfte, der Bereich, der in deren CCX ist?
Ist doch bei Strix Point aktuell auch noch genauso. Man hatte diese Dual-CCX Geschichte mit Cezanne eigentlich hinter sich gelassen, sie aber dann mit Strix Point und 12 Kernen wieder eingeführt. Strix hat ein CCX mit 4×Zen 5 und 16 MB L3 und ein CCX mit 8× Zen 5c ukd 8 MB L3.
ETI1120 schrieb:
Ich hätte 3 CCX erwartet. Aber Mal schauen was AMD tatsächlich implementiert hat.
Einerseits ja, aber andererseits sehe ich auch nicht den Sinn, jetzt wieder eine 8 Kern CPU nochmal inn2 CCX aufzuteilen. Ich meine Strix hat wenigstens noch 12 Kerne. Hätte Medusa 3 CCX, wäre dass das erste mal seit Anfang 2020 dass AMD einen 8 Kerner aufteilt.
stefan92x schrieb:
2 CCX haben natürlich den Vorteil, dass c- und LP-Cores sich den Cache teilen,
Wenn überhaupt würde ich Classic+Dense als CCX1 und Low Power als CCX2 annehmen. Dense und Low Power in einem CCX erscheint mir nicht sinnvoll.
Irgendjemand hatte auch schon vor 2 Wochen oder so auf X geschrieben, dass die LP-Kerne 512KB L2 und 2MB shared L3 haben. Das dürfte dann das 2te CCX sein.
Und zu der Zeit gab es auch schon ein CCX mit 16 Zen 5 Dense Kernen.
Also hat die Entscheidung bei Strix Point nichts mit der Anzahl der Kerne zu tun. Es muss andere Gründe geben.
Philste schrieb:
Einerseits ja, aber andererseits sehe ich auch nicht den Sinn, jetzt wieder eine 8 Kern CPU nochmal inn2 CCX aufzuteilen. Ich meine Strix hat wenigstens noch 12 Kerne. Hätte Medusa 3 CCX, wäre dass das erste mal seit Anfang 2020 dass AMD einen 8 Kerner aufteilt.
Es gibt ein klares Argument die Kerne auf verschiedene CCX zu verteilen. Die Kerne haben unterschiedliche Taktfrequenzen.
Philste schrieb:
Irgendjemand hatte auch schon vor 2 Wochen oder so auf X geschrieben, dass die LP-Kerne 512KB L2 und 2MB shared L3 haben. Das dürfte dann das 2te CCX sein.
Grundlegend Stimme ich dir da zu. Der besagten Post war aber von Bionic_Squash und der ist einer von der Sorte, die sich nur selten melden, aber dann mit handfesten Sachen:
Gleichzeitig ist der Geekbench Report mit 32MB L3 sehr verdächtig. AMD ist immer geizig mit dem Silizium, noch dazu ist Medusa 1 durch die Existenz von Medusa Premium und Halo eindeutig eher im Mainstream Tier zu verordnen, also unter Strix.
Ausserdem lässt sich AMD und Cache wohl am Besten mit "the same Procedure as every year" beschreiben. Der L3 ist jetzt seit 2019 im Desktop bei 4MB/Kern und alles deutet daraufhin, dass das so bleibt. Der L2 wurde mit ZEN4 auf 1MB vergrößert und scheint zu bleiben. Der L1 wurde mit ZEN5 vergrößert und scheint zu bleiben.
Im mobilen Segment ist man seit 2021 bei 2 MB/Kern und ich sehe irgendwie nicht, warum jetzt plötzlich bei Medusa 1 als Mainstream APU der Sprung kommen soll. Ich rechne damit, dass Medusa ein "Minimal effort" Produkt ist: Man nehme Krackan Point, ersetzen ZEN5 durch ZEN6 ukd ZEN5c durch ZEN6c und Flansche einen LP-CCX an. Dann noch etwas Politur an der Media Engine und das dürfte es gewesen sein. Ach ja, und noch FSR4 für die dann RDNA4m getaufte iGPU.
ETI1120 schrieb:
Alle waren überrascht das AMD bei Phoenix 2 Classic und Dense Kerne in einen CCX gepackt hat. AFAIK hat Krackan Point nur 1 CCX.
Also beide male 8 Kerne oder weniger und 1 CCX. Ich habe es auch so im Kopf, dass die Überraschung eher war, dass Strix Point 2 CCX hat als dass Phoenix 2 1 CCX hat.
ETI1120 schrieb:
Also hat AMD bisher auch verschiedene Entscheidungen getroffen. Das heißt man muss abwägen.
Und diese verschiedenen Entscheidungen sehe ich eben genau nicht, für mich gibt es da ein klares Muster: Dense hat größere CCX und bei der Mischung der Kerntypen bleibt es beim Limit, dass der Kerntyp mit dem kleineren CCX vorgibt. Nach der Logik wären bei ZEN6 12 Kern Misch-CCX möglich.
Hm sehr interessant. Und ich hoffe doch das es im Desktop nicht auch so sein wird. Dann würde AMD ja Intel nach machen. Naja nur indirekt. Ich sehe da schon Nachteile auf mich zukommen. Ich werde sie zwar jetzt nicht erleben aber heißt ja nicht das es in Ferner zukunft nicht Probleme geben wird.
Auch hier gibt es Beispiele für hybrid CCX, wie beim Phoenix 2. Also auch hier ist es nicht so einfach.
IMO komme da verschiedene Kriterien zusammen und es wird je nach Anforderungen an den Chip unterschiedliche Lösungen geben.
Philste schrieb:
Grundlegend Stimme ich dir da zu. Der besagten Post war aber von Bionic_Squash und der ist einer von der Sorte, die sich nur selten melden, aber dann mit handfesten Sachen:
Ja Bionic_Squash ist keiner der Dampfplauderer. Wie gesagt deshalb hätte ich eher mit 3 CCX gerechnet.
Aber das was geekbench ausgelesen hat sagt nun Mal 4 + 6.
Philste schrieb:
Gleichzeitig ist der Geekbench Report mit 32MB L3 sehr verdächtig.
Medusa 1 wird der Nachfolger von Krackan Point, sofern die Gerüchte passen. Warum sollte AMD nicht mehr L3 Cache bei den Densekernen reinpacken?
Philste schrieb:
Ausserdem lässt sich AMD und Cache wohl am Besten mit "the same Procedure as every year" beschreiben. Der L3 ist jetzt seit 2019 im Desktop bei 4MB/Kern und alles deutet daraufhin, dass das so bleibt.
Du machst es Dir viel zu einfach nur auf die Hausnummern zu schauen, auch wenn sich an der Größe von L3 und L2 nichts geändert hat, gab es durchaus einiges an Änderungen
Philste schrieb:
Im mobilen Segment ist man seit 2021 bei 2 MB/Kern und ich sehe irgendwie nicht, warum jetzt plötzlich bei Medusa 1 als Mainstream APU der Sprung kommen soll.
Wie gesagt die classic Kerne bei Strix Point waren bereits auf 4 MB/Kern. Allerdings waren die Dense Kerne auf 1 MB/Kern
Philste schrieb:
Ich rechne damit, dass Medusa ein "Minimal effort" Produkt ist: Man nehme Krackan Point, ersetzen ZEN5 durch ZEN6 ukd ZEN5c durch ZEN6c und Flansche einen LP-CCX an. Dann noch etwas Politur an der Media Engine und das dürfte es gewesen sein.
FSR4 ist für Medusa 1 irrelevant ebenso die erweiterten Raytracingfähigkeiten von RDNA4. Die iGPU wird um die WMMA-Befehle von RDNA4 erweitert und hat somit die für Medusa 1 wesentlichen Funktionen von RDNA4.
Du hast es vollkommen richtig beschreiben es wird ein vollkommen neuer Chip weil jede IP überarbeitet wird.
Im übrigen ist die Frage, ob es beim L3 bei 32 Byte/clk bleibt oder ob AMD bei Zen 6 auf 64 Byte/clk geht. Oder ob AMD hier nach der FPU die zweite Variante etabliert.
Philste schrieb:
Also beide male 8 Kerne oder weniger und 1 CCX. Ich habe es auch so im Kopf, dass die Überraschung eher war, dass Strix Point 2 CCX hat als dass Phoenix 2 1 CCX hat.
Man hat bei Phoenix 2 erwartet dass es 2 CCX werden, und es war doch einer.
Dann hat man bei Strix Point 1 CCD erwartet, weil 16 Kern CCX möglich wurden. Und es waren zwei.
Philste schrieb:
Und diese verschiedenen Entscheidungen sehe ich eben genau nicht, für mich gibt es da ein klares Muster: Dense hat größere CCX und bei der Mischung der Kerntypen bleibt es beim Limit, dass der Kerntyp mit dem kleineren CCX vorgibt. Nach der Logik wären bei ZEN6 12 Kern Misch-CCX möglich.
Das sehe ich anders
Es ist ungünstig Kerne mit prinzipiell unterschiedlichen Taktraten am selben L3 zu betreiben.
Allerdings erfordert das implementieren von mehreren CCX auch einen höheren Aufwand und es lohnt sich wohl nicht 6 Kerne und weniger auf 2 CCX aufzuteilen.
Ergänzung ()
Mark Papermaster hat in einem Interview bestätigt, dass Zen 6 bei Advancing AI vorgestellt wird.
YouTube
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@RealMax123 Bei einem "engineering sample" sagt es momentan rein gar nichts aus, da der dazugehörige Takt unbekannt bleibt und höchstwahrscheinlich auch nicht das allerletzte Wort sein wird.
Wenn man überhaupt etwas daraus schließen kann, dann dass der Neue schon mal garantiert schneller als der Vorgänger sein wird. Intel hat bei den letzten beiden Desktop-Cpu-Generationen ja nicht einmal das abgeliefert.
Ja, habe ich auch schon gesehen. Interessant auch, dass er hier von ZEN6' Aufgabe als klassischer Prozessor spricht. Leider ist es dennoch ein Adavncing AI Event und ich habe berechtigte Zweifel, dass es hier ernsthaft um technische Finessen gehen wird. Ich denke alles, was über einen generellen IPC Claim und neue Datentypen für AI hinausgeht, wäre schon sehr ordentlich. Mit irgendwelchen Taktraten oder gar einer SKU-Liste rechne ich eigentlich garnicht.
Ryzen AI 9 HX 570 ist sicherlich ein Fehler. Denn Strix Point Ryzen AI 300 heißt ja jetzt Gorgon Point Ryzen AI 400.
Die Zen 6 APU wird wohl auch wieder diese Konfiguration an Kerne haben. Maximal 4 + Maximal 8c Kerne. Wenn es dann wieder nur PCIe 4.0 gibt mit wenig Lanes und obendrauf gibt es ja RDNA 3.5, dann weiß man heute schon, was als APU kommen wird.
@RealMax123
Wie kommst du auf 5,8% Steigerung pro Kern? Diese Zen 6 APU wird wohl 4 + 6c Kerne haben und die Vergleichs APU hat ja 4 + 8c Kerne.
OK krass dann haben die c Kerne ja auch eine um 20 % Mehrleistung wenn das stimmt. Dann wird die Steigerung ja massiv sein. Aber das heißt dennoch nix. Es kann ja sein das bei der Mittelklasse c Kerne mit dabei sein werden und dann noch die stromsparenden Kerne mit dabei. Hauptsache es ist dann montolisch. Damit würde AMD schön dein raus sein.
Ja, habe ich auch schon gesehen. Interessant auch, dass er hier von ZEN6' Aufgabe als klassischer Prozessor spricht. Leider ist es dennoch ein Adavncing AI Event und ich habe berechtigte Zweifel, dass es hier ernsthaft um technische Finessen gehen wird.
