@stefan92x Na und das sagt noch garnichts. Dann wird halt AMD dieses Mal auf MC eben optimiert zu haben anstatt single Core. Da scheint wohl das im Moment wichtiger zu sein. Sehe gut.
News AMD Plum-MDS1: Geekbench-Eintrag der Zen-6-APU mit 10 Kernen aufgetaucht
- Ersteller apensler
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Advancing AI ist eine 2-taegige Mini Konferenz. Ich würde jetzt in der Keynote von Lisa Su am 23. Jetzt auch nicht allzu viel erwarten was den Kern angeht. Aber CPUs sind wieder sexy, und AMD wird in der Keynote schon ein bisschen was dazu sagen müssen warum Venice die beste CPU für Agentic Workloads sein soll.Philste schrieb:
Und dann wird zumindest in Hintergrund Gesprächen einiges zu Venice gefragt werden. Ein Architekture Day irgendwann in 2027 ergibt keinen Sinn und wenn AMD schon ein großes Event hat bietet es sich eigentlich an alles was AMD zu Venice kommunizieren will auf dem AI Event zu machen.
@ETI1120
Zum Bild 0:08 ...
Der Zen 4 / 4c wäre eine gute Startbasis für den Zen LP, wobei vielleicht die L2 Bandbreite auf 64B statt nur 32 B bei 1/2 L2 angehoben wurde?
Bzgl. L3 muss AMD sparsam sein, was aber bei 2 CCX dann Knappheit ergäbe. Auch bei Teillast und Nutzung Zen 6c wäre ein großer L3 sinnvoll und beim Komprimieren, wie ZIP, hemmt ein kleiner L3.
Zum Bild 0:08 ...
Der Zen 4 / 4c wäre eine gute Startbasis für den Zen LP, wobei vielleicht die L2 Bandbreite auf 64B statt nur 32 B bei 1/2 L2 angehoben wurde?
Bzgl. L3 muss AMD sparsam sein, was aber bei 2 CCX dann Knappheit ergäbe. Auch bei Teillast und Nutzung Zen 6c wäre ein großer L3 sinnvoll und beim Komprimieren, wie ZIP, hemmt ein kleiner L3.
Falls sich die Gerüchte bestätigen, dass der Takt deutlich steigt und dass AMD auch deswegen auf die N2P-Fertigung wartet, dann ist eher das Gegenteil der Fall und AMD hätte Zen 6 Classic erstmals auf maximalen Takt optimiert.latiose88 schrieb:
Alesis
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@stefan92x
Also ist es eine sprachliche Unschärfe, von 5,8% pro Kern zu schreiben.
Also ist es eine sprachliche Unschärfe, von 5,8% pro Kern zu schreiben.
Zen 4 ist keine gute Basis da die Microarchitektur die Zen 6 ISA unterstützen muss.RKCPU schrieb:
Die Frage ist, ob es einen Sinn ergibt eine 128 Bit Data path Option für AVX zu machen
Warten wir einfach Mal ab was die LP Kerne tatsächlich sind.
Das Problem ist dass der wichtigste UseCase für Notebooks ist, dass die CPU gerade nichts machen muss. Dann kommen die ganzen Usecases bei denen die CPU in Teillast ist.RKCPU schrieb:
Die Performance ist abgesehen von Benchmarks eher uninteressant.*) Was extrem wichtig ist ist die Power. Je weniger Power desto besser.
Und ein wichtiger Faktor dafür ist es nicht benötigte Transistoren abschalten zu können und bei Bedarf wieder schnell hochfahren zu können.
Aus diesem Gesichtspunkt ergibt es für mich Sinn zwei CCX zu verbauen so dass man eines nur dann hochfährt wenn wirklich Aktion ist.
Auch hier gilt warten wir ab was AMD tatsächlich macht.
*) das sieht man am Durchschlagenden Misserfolg von Fire und Dragon Range. Was will man mit einem Notebook ohne Akkulaufzeit.
Ja wir haben viele Gerüchte. 6,2, 6,3, 6,5 beinahe 7 ... Wer bietet mehr ...stefan92x schrieb:
Es ist kein Problem in N2 einen Transistor mit 20 GHz zu betreiben. Aber die 6 GHz für eine CPU zu überschreiten ist noch Mal was ganz anderes. Und es wird einen Preis haben, Fläche und Power, ...
Im übrigen sind die maximalen Taktfrequenzen der Kerne absolut uninteressant. Das einzige was interessiert ist, welche Taktfrequenz ein Kern unter Last tatsächlich erreicht. Klar ist dass dies auch von der Last abhängt.
Wenn der Dense Kern der Standard Kern für die Server wird, gibt es für AMD die Option den Classic Kerne in Richtung High Performance zu optimieren. Was an maximaler Taktfrequenz drin ist hängt IMO extrem davon ab, ob AMD diese Option umsetzt und wie weit AMD bereit ist an der Taktschraube zu drehen.
Auf der anderen Seite sollten alle die sich an den Taktfrequenzen berauschen auch Mal darauf achten dass das Zen 6 Classic CCD einen Zuwachs von 50 % bei der Anzahl der Kerne hat.
Das dürfte einen Gutteil des Powergewinns aus dem Wechsel der Nodes auffressen, wenn nicht sogar komplett.
Da könnte Power für eine höhere Taktfrequenz im Single Threads zu investieren kontraproduktiv sein. Abgesehen dass die genannte Die Size nicht sonderlich größer ist.
N2P ist eine kleine Optimierung. Das ist nichts worauf man wartet, sondern das man mitnimmt wenn man erst im 2. Halbjahr 2026 in HVM geht. Am 16. Juli wird TSMC vielleicht weiteres dazu sagen.
Also bin ich dafür in Ruhe abzuwarten was da tatsächlich kommt. Die Erwartungen hochzuschrauben hat noch nie was gebracht.
In Punkto LP Kerne ist zu beachten dass ein abgespeckter Kern der ineffizient ist nur für den Beinahe Idle Betrieb taugt. Eine Physical Design Variante die auf niedrige Frequenzen wie z B 2GHz ausgelegt ist, könnte eventuell auch noch irgendwo bei Embedded verwendet werden.
Ich habe mir Mal wieder die Agenda für Advancing AI angesehen. Dabei bin ich über eine Session des für EPYC zuständigen Produktmanagers gestolpert der vorstellen wird welche Varianten von Venice es geben wird und welche für welche Anwendungen diese jeweils vorgesehen wird. Außerdem wird Alan Smith Helios vorstellen.
RealMax123
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Wenn man nicht schon bereits auf einem 9950X3D oder gar 9950X3D2 sitzt, macht es aber keinerlei Sinn wegen läppischen 5,8% Steigerung auf Zen6 zu warten.
Da lässt sich mit einem Inter-Zen5 Upgrade z.B. von einem 9700X auf einen 9900X3D mehr rausholen.
Da lässt sich mit einem Inter-Zen5 Upgrade z.B. von einem 9700X auf einen 9900X3D mehr rausholen.
Oder von einem 7950x das auf 85 Grad gedeckelt ist und dadurch Taktraten verliert. Dann macht es auch Sinn weil nicht nur die Taktraten vom Zen 5 sondern auch noch Taktraten von Zen 6 dazu kommen. Wobei bestimmt bei 85 Grad gedeckt bestimmt die letzen 200 MHz man noch abziehen kann weil die Spitze wird durch sowas nicht erreicht werden. Dann landet man unter der 200 Watt Marke und bei Temperaturen auch weniger. Es wird spannend werden. Ich hoffe die Seiten testen mit 85 Grad Limitierung auch weil das wäre durchaus interessant. Google KI rechnet mit unter diesen Bedingungen auf 150 Watt ,ich lasse mich da durchaus überraschen. Mit den 85 Grad maximale limitierung hat man echt keine Temperatur Probleme mehr oder instabilitäten. Na wir werden sehen.
Ich sehe das auch positiv. 300 MHz die fehlen durch das 85 Grad Limit + 400 MHz dank Zen 6 + 10% IPC. Joa das ist schon was. Das sind dann 700 MHz mehr allcore Takt . Mein 7950x landet bei 85 Grad Limit bei 4,7 GHz und 170 Watt. Bin gespannt was man da so aus Zen 6 raus holen kann.
Ich sehe das auch positiv. 300 MHz die fehlen durch das 85 Grad Limit + 400 MHz dank Zen 6 + 10% IPC. Joa das ist schon was. Das sind dann 700 MHz mehr allcore Takt . Mein 7950x landet bei 85 Grad Limit bei 4,7 GHz und 170 Watt. Bin gespannt was man da so aus Zen 6 raus holen kann.
Ich weiß jetzt nicht so recht, wie man von einem Benchmark-Run der mit unbekannter Frequenz gemacht wurde, irgend welche Schlüsse auf die Performance ziehen will.RealMax123 schrieb:
Der aktuell beste Run mit Plum-MDS1 ist vom Dienstag:
Ergänzung ()
@stefan92x, @Philste
Es gibt nun starke Indizien, dass Venice dense doch nur 64 MB L3 Cache hat, und nicht wie in den Leaks erzählt 128 MB.
https://lore.kernel.org/all/20260630153315.1585-5-Benjamin.Cheatham@amd.com/
Das passt auch zu den Werten die die Testsuite von Phoronix ausgelesen hatte. Also denke ich nicht dass dies ein Fakeeintrag ist.
Dies wirft natürlich die Frage auf, können die 32 MByte bei Medusa Point 1 stimmen.
Zuletzt bearbeitet:
Ja, schon gesehen. Erstmal natürlich überraschend, andererseits muss man sich natürlich fragen, was überhaupt das Entscheidende ist: L3 per Core oder die Größe des Unified L3, die ja mit der Größe des CCX zusammenhängt. Wahrscheinlich eher das letztere. So oder so, da wird einiges an Simulationen gemacht worden sein und am Ende scheint es jetzt wohl auf die 64MB hinauszulaufen.ETI1120 schrieb:
Wobei auch nicht ausgeschlossen ist, dass es beides gibt. AMD hat jetzt mehr Geld zur Verfügung für die Produktentwicklung. Wenn ein großer Kunde unbedingt 128MB will, dann legt man halt einen weiteren Die auf. Hätte man bei den ersten ZEN Gens nicht machen wollen/können.
Unsere lieben leaker zeigen ihr "Dokument" nur in Brückstücken:stefan92x schrieb:
Aber up to 128 MB ist eben nicht 128 MB.
Philste schrieb:
Das Schnipsel legt dies sogar nahe dass es es mindestens 2 Versionen gibt
Einen größeren Die zu machen hat massive Folgen fürs Packaging. AMD hat eine erprobte Methode den L3-Cache eines Dies zu erhöhen ohne die Die Size zu erhöhen: 3D V-CachePhilste schrieb:
Wobei nicht zu erkennen ist, ob sich das vielleicht einfach auf Zen 6 vs Zen 6c und damit 12 Core vs 32 Core bezieht (wo wir ja 48 MB und 128 MB L3 erwarten). Sagt uns also ohne den Anfang der Zeile auch nichts wirklich neues.ETI1120 schrieb:
Da es eine Zeile ist und der Ausschnitt mit "/Core" beginnt steht davor wie viel MB L3 Cache je Core verbaut ist.stefan92x schrieb:
Der Anfang der die eigentliche Information beinhaltet wurde absichtlich weggelassen, warum?stefan92x schrieb:
Da könnte allerdings auch ein Up to davor stehen.
Generell bin ich sehr skeptisch dass das eine originale AMD Folie ist. Könnte durchaus eine Folie sein, in der jemand das zusammen fasst was er oder sie weiß.
2 CCX je CCD ist natürlich eine einfache Möglichkeit den Widerspruch aufzulösen, passt aber nicht zu den Leaks.
