Philste schrieb:
Das ist auch so ein Punkt. Die 1.7× Im Vergleich zu Turin mit c-Kernen hat man schnell erreicht. 33% mehr Kerne, wenn wir dazu noch annehmen, dass die Slide von MLID mit "10-15%" IPC echt ist, und da einfach mal 12% nehmen, braucht man schon nur noch 15% Takt, um auf 1.7× zu kommen.
Der Slide hatte fast nur richtige Punkte.
Es ist allerdings von der Low Power Option für Zen 5 immer noch keine Spur zu finden.
Die 10 bis 15 % IPC die für Zen 5 genannt werden, wären mit der Suite mit der die IPC von Zen 2 auf Zen 3 ermittelt wurde IMO nicht drin.
Für Zen 6 stehen 10%+ auf.
Meine Interpretation ist, dass AMD mit Zen 5 unter den eigenen Erwartungen geblieben ist und hier ein paar % IPC Steigerung zu Zen 6 gewandert sind.
Also ist 12 % IPC Steigerung anzusetzen völlig legitim.
Philste schrieb:
Ja ist ne Milchmädchenrechnung, da ideales Scaling vorausgesetzt ist. Bedeutet aber, dass wir selbst unter Annahme des Maximaltakts hier nur eine Steigerung von 3.7GHz auf 4.25GHz bräuchten. Selbst da wären wir also noch lange nicht im Bereich irgendwelcher Desktop-Taktraten.
Und ganz wichtig: Diese Taktsteigerung kann daher rühren, dass AMD beschlossen hat in der Frequenz höher zu gehen und dementsprechend den CPU Kern für diese Frequenz designed hat.
Im Interview mit Toms Hardware hat Mike Clark ganz klar gesagt, dass die Wahl der Frequenz der dense Kerne entscheidend ist.
Philste schrieb:
Ich finde leider nichts dazu, mit welcher Frequenz der 9965 bei Belastung aller Kerne läuft. AMD gibt die Basisfrequenz mit 2.25GHz an, wären also 2.8GHz realistisch? Dann würde ein 256-Kerner Venice ca. 3.3GHz brauchen, um die beworbenen Leistungswerte zu erreichen. Bei einer gleichzeitigen Erhöhung der TDP von 500 auf 600W.
Ich habe nichts zu Turin. Aber bei Bergamo hat STH alle 128 Kerne über Stunden mit 3,1 GHz betrieben.
Ob dies auch bei Turin mit 3,7 GHz möglich ist weiß ich auch nicht.
Vergleiche mit TDP führen regelmäßig zu Fehlschlüssen. Wenn man valide Rückschlüsse auf die Effizienz machen will muss man messen.
Philste schrieb:
Davon auf den Desktop zu schließen ist tatsächlich ziemlich lächerlich. Ein 9950X läuft mit ca. 5.1GHz im Multi. Eine Erhöhung der TDP ist hier nicht mehr zu erwarten, vom 7950X zum 9950X ging man mit dem PPT sogar wieder runter, weil der 7950X sowieso oft i Temperaturlimit war. 15% mehr Takt wären hier fast 5.9GHz, mehr als der aktuell höchste Single Core Boost. Unwahrscheinlich.
AMD ist mit der PTT heruntergegangen weil der 9950X dies gar nicht erreichen kann. Der 9950X hat eine deutlich bessere Frequenzkurve (0) und müsste um die 230 Watt zu erreichen über das Stromlimit von 160 A gehen.
https://www.numberworld.org/blogs/2024_8_7_zen5_avx512_teardown/
Philste schrieb:
Ja, es sind 2 Node Shrinks und der gute Adroc Thurston/Devilfish zieht auch Qualcomm heran, die von X Elite zu X2 Elite 19% Takt zugelegt haben und das bei einem Node Shrink. Er vergisst dabei aber, dass auch diese sich dabei im Vergleich zu früher zu Tode saufen (ein Snapdragon 8 Elite Gen5 brauch im Handy im Singlecore soviel Strom wie der 8 Gen 3 im Multicore). Mag sein, dass ZEN 5 einen Boosttakt von 6.4-6.5GHz hat. Dann aber bei 60-70W Verbauch und entsprechender Quittung beim Gaming Verbrauch auch bei X3D SKUs.
Höhere Frequenz geht nur ganz vorsichtig, größere Schritte kosten Power. Das witzige ist dass Adroc Thurston/Devilfish zwar das Ende des Dennard Scaling erwähnt, aber die Konsequenzen auf die maximale Frequenz der Chips völlig ausblendet.
Es sind 2 Nodes. So wie heute Nodes definiert werden. Es sind aber keine wirklichen shrinks mehr und der Zuwachs an PPA ist dementsprechend im Vergleich zu den guten alten Zeiten bescheiden.
IanD hat dies auf semiwike in einem Post wunderbar formuliert
Xebec schrieb:
">20% density gain ... full-node scaling" = trigger warning for me
That's the reality nowadays -- basic pitches that set cell size (M0 and CPP) are almost identical for N3/N2/A16/A14, the gate density increases come mainly from other layout/library tweaks usually referred to as DTCO, with labels such as FlexFin and NanoFlex and NanoFlex Pro (and BSPD, and COAG, and SDB, and...) -- or other "special" design rules only allowed in very specific layout regions, like those TSMC introduced in N2 to lower access resistance and parasitic capacitance in "digital-only" areas. Plus the fact that nanosheet gives more drive current in a given area than finFET, so minimum size gates are faster and high drive gates are smaller.
In other words "full-node scaling" is largely a fiction nowadays, it doesn't really mean scaling any more at all -- it means the next node with a different set of design rules and new DTCO enhancements, as opposed to a "half-node" which means the same process tweaked to improve PPA slightly (e.g. 10%)... :-(
Philste schrieb:
Dass sich Intel und AMD jetzt seit einiger Zeit im Laptop bei ~5GHz aufhalten, kommt ja nicht von ungefähr. Gefühlt erlauben die neuen Nodes zwar höhere Boosttakte, aber ihre Effizienz Verbesserungen liegen hauptsächlich im Bereich bis ~4GHz, darüber fängt das saufen an.
Und das ist auch der Grund warum die Dense Cores fürs Notebooks und Server ideal sind.
Philste schrieb:
Egal ob bei Intel oder Apple. Würde mich nicht überraschen, wenn ein 24 Kern ZEN6 im Multicore trotz 2 Nodeshrinks sogar niedriger taktet als ZEN5, während einem im Anandtech-Forum ja weisgemacht werden soll, dass es ×2 im Multicore gibt.
Man hat nun Mal maximal 230 W für 24 Kerne => 9,5833 W/Kern
Der 9950 hatte 200 W für 16 Kerne: 12,5 W/Kern
Ich mache nun Mal die Milchmädchen Rechnung, dass die Effizienz um 30 % Steigen muss um dieselbe Frequenz zu erreichen. Dies erscheint mir nicht unmöglich.
Allerdings bin ich beim Zuwachs der Peak Frequenz vorsichtiger. AMD muss für jedes MHz Fläche investieren. Die zusätzlichen Schaltungen die für das erreichen der hohen Spannungen erforderlich sind, brauchen auch dann Power wenn diese hohe Frequenz gar nicht benötigt wird.
N5 auf N4P bringt lt. TSMC 11 % höhere Performance. Die 3 % die AMD beim Ryzen 9950X herausgeholt hat, waren gerade genug um die nominell angegebenen 5,7 GHz zu erreichen, siehe oben.
Meine Meinung, wenn es machbar ist wird AMD die 6 GHz beim Boost Takt knacken. aber alles darüber hinaus ist so oder so witzlos, weil es gar nicht darauf ankommt wie schnell ein Kern ohne Last taktet.
TSMC auf IEDM 2024
https://fuse.wikichip.org/news/7375/tsmc-n3-and-challenges-ahead/
https://www.eetimes.com/1383768-2/
Bitte beachtenden
- Die ganzen Kurven werden mit Arm Cores gemacht, Zen kann sich ein bisschen anders verhalten
- Die Kurven zeigen den Verlauf bis 0,9 V oder 1,1 V, beim Desktop sind die Spannungen höher
- 9950X ist auf N4P. N4P liegt so ziemlich bei N3. N3 DTCO dürfte so ziemlich N3E entsprechen
- Beim Arbeitspunkt mit höherer Spannung ist der Zuwachs an Frequenz Kleiner und die Einsparung an Power größer als am Arbeitspunkt mit niedrigerer Spannung
