News AMD Zen 7: 16-Kern-CCDs und neues Packaging bei PTI in Taiwan

[rentex]

@Hatsune_Miku Wäre für mich langsam ne Option oder gleich von 7800X3D auf 9800X3D (ich weiß, Sidegrade und so) und dann erst auf ZEN7.

 

[Araska]

Zen6 werd ich aber alleine schon wegen den IOD holen, endlich den ram den ich habe ausschöpfen,

Wobei die Anbindung sn die Restperipherie eher wenig zeitgemäß sein dürfte - anscheinend will AMD den aus den 600ern und 800ern bekannten Promontory 21 unter neuem 900er Chipsatznamen noch einmal unverändert einsetzen...

 

[Hatsune_Miku]

@Araska Deswegen lohnt sich ein Mainboardupgrade ebenso wenig wie damals von 670E zu 870E, ich werd aber wohl wieder auch nen MB upgrade mitnehmen, je nachdem wie dann das zukünftige asus X970E"oder wie auch immer es dann heisst" Pro Art ausgestattet ist

 

[Tenferenzu]

Wenn ich sowas schon lese will ich eigentlich Zen6 skippen, der scheint wohl nur der übergangsweg zu sein.

Same. Mein Plan war es die größte single CCD x3D CPU zu holen, die final auf AM5 verfügbar sein wird. Vorher juckt mich das nicht wirklich, da die Generationssprünge aktuell viel zu gering sind... Falls ich bis dorthin überhaupt noch Bedarf nach mehr Rechenleistung habe. Aktuell reicht mir der 7800x3D ja noch locker.

 

[punkydie]

Mich interessiert mehr, wie Zen 9 aussieht.............

 

[Araska]

@Araska Deswegen lohnt sich ein Mainboardupgrade ebenso wenig wie damals von 670E zu 870E

Ich würde mein in Ehren ergrauten X670E Steel Legend begeistert übernehmen - stutzig macht mich indes, daß laut einigen Artikeln 'die Stärle von X970 in der Software liegen' soll.

Will sagen, ich rechne damit, daß AMD per AGESA Freatures von Zen6 auf X670/X870 blockiert.

ich werd aber wohl wieder auch nen MB upgrade mitnehmen, je nachdem wie dann das zukünftige asus X970E"oder wie auch immer es dann heisst" Pro Art ausgestattet ist

Wahrscheinlich immer noch mit nut 4 nutzbaren CPU-Lanes, da die restlichen vier wieder einmal für einen PCIe4.0 - Zwangs-USB4-Chip verbraucht werden...

 

[Philste]

Ich wäre auch mit den 32 Kernen mal langsam. Ich denke eher, dass es im Desktop das 8 Kern Chiplet Regeln muss und das 16 Kern Chiplet eher EPYC exklusiv bleibt. Mit 8 Kern Chiplets ließen sich ja auch 32 Kerne realisieren, oder aber auch wieder 24.

 

[ETI1120]

Klingt gut was Node und Kerne pro CCD angeht.

Echt. Es könnte bedeuten Zen 7 im Desktop erst im Jahr 2030.

Die 16 Core sind erst Mal für die Server vorgesehen.

TSMC 14A ist mit Backside Power Delivery korrekt? Korrigiere: 16A ist mit BPD und 14A eine Erweiterung von 20A ohne BPD… Schade!

TSMC hat viele Kunden mit Mobil Phone SoCs. Da ist BSPN ob der Anforderungen an die Kühlung vorerst nicht einsetzbar.

Außerdem ist BSPN teurer.

Frage was versteht AMD unter New Matrix Engine: Erweiterungen wie Intels APX, AMX, ACE und APX?

Die neue Matrix Engine ist ACE.
ACE ist nicht von Intel, es ist ein gemeinsamer Entwurf von AMD und Intel.

Das Dokument zu ACE hat vor ein paar Wochen die Runde gemacht:
https://x86ecosystem.org/wp-content/uploads/2026/03/ACE-Whitepaper-v1.pdf

Ich kenne mich mit AMX nicht aus und kann deshalb nicht einschätzen was bei ACE wirklich neu ist.

Ebenso interessant wäre es den kompletten L3 Cache in eine andere Lage zu verfrachten und den L2 Cache in der CPU zu erhöhen…

Das war ein Teil der Leaks zu Zen 7.

Die Frage ist alleine ab wann AMD Wafer on Wafer Stacking für Markttauglich hält. Wafer on Wafer bringt drastische Kosteneinsparungen zum Preis dass Known Good Die nicht mehr möglich ist.

Und dann ist L3 komplett in eine andere Ebene auszulagern, die absolut langweiligste Option. Die entscheidende Frage ist, was genau versteckt sich hinter 3D Core. Oder genauer wie radikal wird der CPU-Kern auf mehrere Ebenen verteilt. Genau betrachtet sind L2- und L3-Cache außerhalb des Kerns angeordnet.

X3D war nur das Testprojekt mit dem AMD Erfahrung mit Hybrid Bonding und 3D-Stacking gesammelt hat. Die richtigen Anwendung von 3D-Stackung und Hybrid Bonding kommen erst noch

BSPDN ist für AMD sehr interessant, weil die Nachteile bezüglich der Kühlung beim 3D-Stacking keine Rolle spielen. Die Dies müssen beim 3D Stacking ohnehin ausgedünnt werden.

AMD hat bisher immer die Anordnung Front Side on Back Side gewählt. das bedeutet dass die Dies über TSV miteinander verbunden sind.

Es gibt aber auch die Option Front Side on Front Side, Face 2 Face. Hier werden die Dies direkt über ihre Metallisierungen verbunden. Und es würde mich sehr interessieren ob es was bringt wenn die ALUs über den Registern angeorddnet sind.

Ergänzung (Montag um 14:20)

Damit hätte MLID bei den Folien von 2024 und 2025 recht gehabt.
Er sagte 2024 schon:
Zen 6 24 Cores im Desktop
Zen 7 32 Cores im Desktop

Er hat halt die selben Dokumente gesehen wie alle anderen in der Szene auch.

Was MLID aber nicht gehindert hat im Januar eine ganze Sendung lang über 72 Kerne im Desktop zu schwaronieren.

 

[Matthias B. V.]

TSMC hat viele Kunden mit Mobil Phone SoCs. Da ist BSPN ob der Anforderungen an die Kühlung vorerst nicht einsetzbar.

Außerdem ist BSPN teurer.

Ja für Apple, Qualcomm, Broadcomm, MediaTek etc. nicht aber für Intel, NVIDIA, AMD etc. ist es interessant.

Dachte man fährt zweigleisig und bietet nach A20 jeweils nodes mit und ohne BSPD an.

Dachte eher AMD will einfach nur kein Risiko in der ersten Generation eingehen. Gerüchten zufolge soll NVIDIA es ja nutzen…

Die neue Matrix Engine ist ACE.
ACE ist nicht von Intel, es ist ein gemeinsamer Entwurf von AMD und Intel.

Das Dokument zu ACE hat vor ein paar Wochen die Runde gemacht:
https://x86ecosystem.org/wp-content/uploads/2026/03/ACE-Whitepaper-v1.pdf

Ich kenne mich mit AMX nicht aus und kann deshalb nicht einschätzen was bei ACE wirklich neu ist.

Das war ein Teil der Leaks zu Zen 7.

Die Frage ist alleine ab wann AMD Wafer on Wafer Stacking für Markttauglich hält. Wafer on Wafer bringt drastische Kosteneinsparungen zum Preis dass Known Good Die nicht mehr möglich ist.

Und dann ist L3 komplett in eine andere Ebene auszulagern, die absolut langweiligste Option. Die entscheidende Frage ist, was genau versteckt sich hinter 3D Core. Oder genauer wie radikal wird der CPU-Kern auf mehrere Ebenen verteilt. Genau betrachtet sind L2- und L3-Cache außerhalb des Kerns angeordnet.

X3D war nur das Testprojekt mit dem AMD Erfahrung mit Hybrid Bonding und 3D-Stacking gesammelt hat. Die richtigen Anwendung von 3D-Stackung und Hybrid Bonding kommen erst noch

Langweilig aber effektiv int weniger Risiko.

Zudem man ggf. den L3 Cache auf einer günstigeren Anode produzieren dann da es eh nicht gut skaliert…

BSPDN ist für AMD sehr interessant, weil die Nachteile bezüglich der Kühlung beim 3D-Stacking keine Rolle spielen. Die Dies müssen beim 3D Stacking ohnehin ausgedünnt werden.

AMD hat bisher immer die Anordnung Front Side on Back Side gewählt. das bedeutet dass die Dies über TSV miteinander verbunden sind.

Es gibt aber auch die Option Front Side on Front Side, Face 2 Face. Hier werden die Dies direkt über ihre Metallisierungen verbunden. Und es würde mich sehr interessieren ob es was bringt wenn die ALUs über den Registern angeorddnet sind.

Ergänzung (Montag um 14:20)

Er hat halt die selben Dokumente gesehen wie alle anderen in der Szene auch.

Was MLID aber nicht gehindert hat im Januar eine ganze Sendung lang über 72 Kerne im Desktop zu schwaronieren.

Deswegen hatte ich auf 3D Cache als Ebene nur BSPD gehofft. Zusammen wäre das ein ordentlicher Sprung…

 

[ETI1120]

Ich wäre auch mit den 32 Kernen mal langsam. Ich denke eher, dass es im Desktop das 8 Kern Chiplet Regeln muss und das 16 Kern Chiplet eher EPYC exklusiv bleibt. Mit 8 Kern Chiplets ließen sich ja auch 32 Kerne realisieren, oder aber auch wieder 24.

Bevor ich anfange zu spekulieren was AMD alles bei Zen 7 in Package haut, will ich erst mal das Package von AM5 sehen.

Ich habe ausgemessen dass unter dem Heat Spreader ca 30 x 30 mm² Platz ist. 4 CCDs bedeutet 3 Reihen an Chips. Das könnte gehen muss aber nicht

Die andere Frage ist, was bringen 32 Kerne im Desktop?
Für die meisten nichts. Für die die Rendern wollen wahrscheinlich einiges. Aber auch beim Rendern stellt sich die Frage mit welcher Taktfrequenz der Chip läuftz wenn alle 32 Kerne unter Vollast ackern.

Die nächste Frage ist haben das 8- und das 16-Kern wirklich dieselben Kerne?

 

[DKK007]

Wie wirkt sich das auf die Kühlbarkeit etc. aus, wenn dann nun 12 oder 16 Kerne in einem kleinen CCD sind?

Zumindest sollten dann die Latenzen besser sein, als bisher mit 2 CCDs.

Ergänzung (Montag um 14:36)

Die nächste Frage ist haben das 8- und das 16-Kern wirklich dieselben Kerne?

Wie meinst du das?

Mit Zen6 bzw. Zen7 kommt natürlich auch eine verbesserte Architektur.

Wenn du die aktuellen 16 Kerner mit 2 CCDs meinst, die nutzten die gleichen CCDs wie der 8 Kerner, nur halt zwei davon.
Bei den EPYC sind es noch mehr.

Ergänzung (Montag um 14:46)

Nur eine Bemerkung. Zen 6 kommt 2026. Erst im Sommer 2028 mit Zen 7 zu kommen wäre reichlich spät. Erst 2029 mit Zen 7 zu kommen wäre Selbstmord von AMD. AMD muss auch bei der Entwicklung von CPU-Kernen ein zwei Gänge hochschalten.

Warum das?
Aktuell kauft doch sowieso keiner einen neuen PC, weil der RAM unbezahlbar ist.

 

[ETI1120]

Dachte man fährt zweigleisig und bietet nach A20 jeweils nodes mit und ohne BSPD an.

Es gibt kein A20 bei TSMC. Der Node heißt N2.

Dachte eher AMD will einfach nur kein Risiko in der ersten Generation eingehen. Gerüchten zufolge soll NVIDIA es ja nutzen…

Nvidia soll der erste Kunde sein. Andere behaupten Nvidia wäre der einzige.

Was ich an Patentanträgen von AMD gesehen habe, zeigt mir dass sich AMD sehr intensiv mit BSPDN beschäftigt. Es würde mich sehr überraschen wenn AMD A16 nicht nutzt. Aber das hat nichts zu sagen, ich wurde des öfteren überrascht, ...

Langweilig aber effektiv int weniger Risiko.

Wer kein Risiko eingehen will, darf nicht in Halbleitergeschäft.

Zudem man ggf. den L3 Cache auf einer günstigeren Anode produzieren dann da es eh nicht gut skaliert…

Wenn Du Node meinst. Ja das ist die Option.

Deswegen hatte ich auf 3D Cache als Ebene nur BSPD gehofft. Zusammen wäre das ein ordentlicher Sprung…

BSPDN gibt es erst ab A16, also einem Prozess des Node. Das ist nicht billig.

A16 bietet was Performance und Power angeht, nicht viel weniger als A14. Nur bei der Dichtesteigerung liegt A14 deutlich über A16.

Aber mit BSPDN eröffnet A16 IMO ein paar Optionen bei 3D Stacking

 

[CDLABSRadonP...]

TSMC hat viele Kunden mit Mobil Phone SoCs. Da ist BSPN ob der Anforderungen an die Kühlung vorerst nicht einsetzbar.

Sollte nicht eigentlich durch die klarere Trennung von Strom und Daten die Kühlbarkeit bei ISO-Freq verbessert werden?

 

[ETI1120]

Wie wirkt sich das auf die Kühlbarkeit etc. aus, wenn dann nun 12 oder 16 Kerne in einem kleinen CCD sind?

Das sollte passen.

Zumindest sollten dann die Latenzen besser sein, als bisher mit 2 CCDs.

Bei solchen Betrachtungen wird immer davon ausgegangen, dass sich die Latenz im CCX nicht ändert, wenn man mehr Kerne einbaut. Kann sein oder kann auch nicht sein.

Wie meinst du das?

Man legt die Kerne für unterschiedliche Taktziele aus. AMD könnte beim 16 Kern auf z. B. 5,0 GHz zurück gehen und daruch Fläche und Power sparen. Beim 8 Kern könnte es AMD man es wie bisher machen. Oder die Messlatte sogar noch ein bisschen höher anlegen.

Mit Zen6 bzw. Zen7 kommt natürlich auch eine verbesserte Architektur.

Die Frage ist in wie weit Zen 6 den mit Zen 5 begonnenen Umbau abschließen kann.

Erst Zen 7 bringt einige Erweiterungen die AMD, Intel und die X86 Advisory Group als Baseline für X86 festgelegt habe. Auch aus diesem Grund wäre es sehr schade, wenn AMD bei der Kernentwicklung noch mehr ins Schlafwagentempo verfällt.

Wenn du die aktuellen 16 Kerner mit 2 CCDs meinst, die nutzten die gleichen CCDs wie der 8 Kerner, nur halt zwei davon.
Bei den EPYC sind es noch mehr.

Wenn man zwei verschiedene Dies auflegt, dann sollte man auch den vollen Nutzen daraus ziehen. Zwei Mal dieselben Kerne zu verbauen ist zwar einfacher, aber es lässt je Menge Potential liegen.

Warum das?
Aktuell kauft doch sowieso keiner einen neuen PC, weil der RAM unbezahlbar ist.

Und trotzdem werden zig Millionen PCs verkauft.

Wenn die Konkurrenz jedes Jahr einen neuen Kern auf den Markt bringt, wird es auf Dauer sehr schwer mitzuhalten, wenn man nur alle zwei Jahre etwas auf den Markt bringt.

Der Notebooksektor hat einen jährlichen Release-Zyklus. der Notebook Sektor macht 2/3 des Clientmarktes aus. Wenn man jedes 2. Jahr kalten Kaffee anbietet wird es auf Dauer sehr schwer.

Ergänzung (Montag um 15:25)

Sollte nicht eigentlich durch die klarere Trennung von Strom und Daten die Kühlbarkeit bei ISO-Freq verbessert werden?

Nein.

TSMC empfiehlt A16 nur für aktiv gekühlte Geräte.

BSPDN bringt alle thermische Herausforderungen die AMD bei X3D hatte.


Der extrem dünne Wafer 10 .. 20 µm hat weniger Masse und behindert zudem die seitliche Wärmeverteilung. D. h., das Problem von Hot Spots verschärft sich erheblich. Außerdem fungieren die Metallsierung auf der Rückseite (hauptsächlich SiO₂) und die Bondingschicht zum Träger als Isolation.

 

[stefan92x]

Wie meinst du das?

Wie viele Varianten des Kerns wird es geben?

Von Zen 1 bis 3 gab es immer nur eine.
Bei Zen 4 gab es zwei (Classic und Dense)
Bei Zen 5 haben wir schon vier (Classic und Dense, jeweils mit 512bit FPU oder 256bit FPU - letztere für die mobilen APUs Strix / Gorgon / Krackan Point)

Wenn AMD bei Zen 7 tatsächlich drei verschiedene CCDs auflegen sollte, liegt die Vermutung nahe, dass jeder dieser drei CCDs seine eigene Variante des Kerns erhalten wird.

 

[zeedy]

Da es zu AM6 nicht mal irgendwelche Gerüchte gibt gehe ich immer mehr davon aus, dass Zen 7 noch für AM5 kommt.

Man kann ja wohl auch nicht ernsthaft erwarten, dass AM5 4 Architekturgenerationen unterstützen wird.

 

[Spriti]

Ich glaube der Unterschied beim Gaming bei 8C-X3D, 10C-X3D und 12C-X3D wird nicht allzu hoch sein. Wozu man dann in wenigen Jahren schon reine 16C mit X3D braucht?

Man sieht es doch jetzt schon, selbst wenn 2 CDD etwas Leistung kosten, der Unterschied ist nicht so groß bei 9850X3D und 9950X3D2.

Klar werden Engine und Spielehersteller es schaffen, noch mehr Leistung sinnlos zu verballern.

 

[BAR86]

Nur eine Bemerkung. Zen 6 kommt 2026. Erst im Sommer 2028 mit Zen 7 zu kommen wäre reichlich spät. Erst 2029 mit Zen 7 zu kommen wäre Selbstmord von AMD.

Hmm
Warum denkst du das? Ich frag nicht blöd oder provokant.
Ich bin nur neugierig.

AMD hatte bislang ja immer ca einen 2 Jahres Zyklus (2016/18/20/22/24/26...)

Wenn es um die Kern Anzahl geht kann man das ja halbwegs skalieren mit Chiplets.

Oder übersehe ich etwas? Ist es wegen Intels Nova Lake und Co? Oder Nvidias Ruck in den CPU Severmarkt?

Ergänzung (Montag um 16:33)

Ich auch, aber was erwartest du vom CB-Publikum? Erwartest du, dass die sich freuen? Jehh, MI400 auf Panal Level Packkaging erlaubt noch günstigere (und schnellere) MI400. Da können sich die AI-Fabriken noch mehr davon kaufen, das wird noch mehr RAM/HBM verbrauchen... Jupi, noch weniger RAM für Konsumenten....

Nun einfach nix zu Zen 7 sagen, denn es steht absolut nix davon in der Pressemitteilung

 

[Convert]

BSPDN ist für AMD sehr interessant, weil die Nachteile bezüglich der Kühlung beim 3D-Stacking keine Rolle spielen. Die Dies müssen beim 3D Stacking ohnehin ausgedünnt werden.

BSPDN ist eher was für Chips, die nicht so hoch takten, dafür aber ein breites design haben. Daher macht es auch Sinn sowas bei AI-Beschleunigern von Nvidia zu verwenden. Auch normale Grafikkarten wären dafür gut geeignet.

CPUs, die mit 5,7 Ghz takten sollen, sind eher schwierig mit BSPDN umzusetzen, daher nutzt AMD auch die 14A-Fertigung ohne BPSDN. Intel nutzt den 18A-Prozess auch nur für mobile Chips oder Serverprozessoren. Desktopprozessoren laufen auf N2P ohne Power Via/PSPDN.

Ja, mit 3D-Stacking müssen die Dies ausgedühnt werden. Mit BSPDN haben die aber nicht nur eine schlecht leitende Kontaktfläche, sondern zwei. Damit wäre das Problem mit der Abwärme noch mal schwieriger. AMD hat echt Glück, dass TSMC im Gegensatz zu Intel auch eine 14A-Fertigung ohne BSPDN anbietet.

 

[BAR86]

Ich glaube der Unterschied beim Gaming bei 8C-X3D, 10C-X3D und 12C-X3D wird nicht allzu hoch sein. Wozu man dann in wenigen Jahren schon reine 16C mit X3D braucht?

Nun ich hätte gerne eine 16 Kern CCD X3D.
Nicht weil ich es HEUTE brauche, sondern weil ich gerne einfach auch Reserven für die Zukunft habe.

Man sieht es doch jetzt schon, selbst wenn 2 CDD etwas Leistung kosten, der Unterschied ist nicht so groß bei 9850X3D und 9950X3D2.

Hier läge ja die Sexyness einer einzelnen CCD mit 16 Kernen: es hätte bei 16 Code Konfigurationen eben nicht den Nachteil von 2 CCDs. Die Latenzen und der Datentransfer dazwischen Kosten halt Leistung und Energie

Klar werden Engine und Spielehersteller es schaffen, noch mehr Leistung sinnlos zu verballern.

Letztlich müssen die am Ende eines Konsolen Zyklus immer alles aus der Konsole rausholen und spätestens dann optimieren.
Meine nächste CPU wird also mindestens so viele Cores haben wie die PS6