Chipsatzlimit i975X bzw. P5W-DH

[mb0815]

Hallo Community,

seit einiger Zeit versuche ich herauszufinden warum das P5W-DH nicht so wirklich gut mit Speicherriegeln aller Art umgehen kann (ausgenommen Micron).

Dabei bleibt mir immer eine einzige Frage absolut ungeklärt....

Mich stört eigentlich nur, daß das Board bzw. der i975X nicht in der Lage zu sein scheint, die Speicherriegel "sauber" anzusprechen.

Warum in Gottes Namen wird sobald man die Speicher per SPD betreibt, was ja durchaus seine Berechtigung hat bei FSB 425, jegliche SPD-Programmierung des Ram-Riegels IGNORIERT und es sind immer diese ominösen 5-6-6-2 Timings aktiv ???

Dabei scheint es auch absolut keine Rolle zu spielen ob nun 667er, 800er, CL4 oder CL5 Speicher Verwendung findet. Die SPD-Programmierung spielt ebenso keine Rolle (genausogut könnte auch CL3 bei DDR2-4879 ) im SPD stehen. Es werden trotzdem immer diese 5-6-6-2 dabei rauskommen....

Warum ist das so ?? Gibts da Abhilfen ?? An was liegt das ganze ?? Warum gehen fast nur die Microns mit manuellen Timings bei hohem FSB ??

MFG

 

[mb0815]

Aber nicht doch....
Warum denn alle auf einmal ? Da verliert man ja den Überblick

Wo sind denn die ganzen P5W Experten ??

 

[Humptidumpti]

Das liegt nicht am P5W DH selbst sondern am Chipsatz.

Dieser ist von Intel ursprünglich nur für eine Speicherfrequenz von DDR2 667 entwickelt worden und unterstützt diese auch nur offiziell. Alles was darüber hinausgeht hat von Intel keinerlei Unterstützung.

Manche Mainboardhersteller haben ihren 975X Boards DDR2 800 fähigkeiten spendiert.

Generell läuft aber beim i975X alles darüber nur sehr schlecht oder garnicht.

Das bei einem bestimmten FSB nur die geringen Timings möglich sind ist vermutlich eine Funktion um überhaupt einen solchen FSB und eine solche Speichertaktfrequenz zu ermöglichen.

 

[mb0815]

Ok, hört sich plausibel an...

Nur, das Board bzw. der i975X erkennt ja auch nicht die SPD von 667er Speicher korrekt ?!?!

Ich sag ja, es wird Grundsätzlich das programmierte SPD ignoriert...