Eisenfaust
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TESLA Cluster stoßen schon jetzt an die Grenzen dessen, was sinnvoll ist, wenn man die PCIe-Latenezen betrachtet, welche beim Datentransport von CPU zur GPU und umgekehrt auftreten. Im HPC Bereich ist deshalb PCIe 3.0 sehr willkommen.
Was mich mehr beschäftigt ist, wie Intel in der kommenden CPU Generation die Anordnung der PCIe 3.0-Lanes gestalten wird. Es stehen insgesamt 24 bei jenen Chips zur Verfügung, die für den Nutzer von Workstations, kleineren bis mittleren Servern oder Enthusiasten interessant werden könnten, also jene 6 oder 8 Kern UP-Sockel XEON Systeme. Die Lanes können Gruppiert werden, also 16 + 8, 3 x 8, 16 + 2x4 ... Toll wäre zumindest ein 16x und ein 8x. Oder drei Slots je 8x, wovon einer 'stirbt', wenn in einen eine 16x GraKa gesteckt wird.
Mir ist nicht bekannt, daß in einem physikalisch auf 8x PCIe 3.0 Lanes ausgelegten Slot bei Einsatz einer 16x PCI 2.0/2.1 GraKa plötzlich 16 Lanes mit PCIe 2.0 zur Verfügung stünden. Das geht nicht.
Was mich mehr beschäftigt ist, wie Intel in der kommenden CPU Generation die Anordnung der PCIe 3.0-Lanes gestalten wird. Es stehen insgesamt 24 bei jenen Chips zur Verfügung, die für den Nutzer von Workstations, kleineren bis mittleren Servern oder Enthusiasten interessant werden könnten, also jene 6 oder 8 Kern UP-Sockel XEON Systeme. Die Lanes können Gruppiert werden, also 16 + 8, 3 x 8, 16 + 2x4 ... Toll wäre zumindest ein 16x und ein 8x. Oder drei Slots je 8x, wovon einer 'stirbt', wenn in einen eine 16x GraKa gesteckt wird.
Mir ist nicht bekannt, daß in einem physikalisch auf 8x PCIe 3.0 Lanes ausgelegten Slot bei Einsatz einer 16x PCI 2.0/2.1 GraKa plötzlich 16 Lanes mit PCIe 2.0 zur Verfügung stünden. Das geht nicht.