@bensen im Grunde bestätigst doch nur Du was Volker beschrieben hat.
Die Wafer von komplexen SoC haben eine Durchlaufzeit von mindestens 4 Monaten, und dann kommt Binning, dicing, packaging und noch mal Testing.
Wenn es boxed Versionen sind müssen die Chips in die Packungen gesteckt werden und die Schachteln müssen durch die Vertriebskanäle erst Mal in zum Einzelhändler kommen.
Wenn die SoCs wie bei Apple nur über Geräte vertickt werden, müssen die Chips zur Fabrik und dann kommt der ganze Produktions- und der ganze Distrubutionsprozess des Geräts noch oben drauf.
Deshalb ist Start HVM für die meisten SoC ein halbes bis dreiviertel Jahr vor dem Launch des Produktes.
Es gibt eine mögliche Ausnahmen und das ist der Die mit dem die Risk Production stattfindet und mit dem der Prozess validiert wird. Von dem Zeitpunkt an dem der Prozess validiert wurde können die Dies verwendet werden. Aber eine ausführlich Risk Production findet AFAIU nur bei neuen Nodes statt. Abgleitete Prozess haben schon die gute Qualität des Nodes und benötigen AFAIU meist nur eine kurze Risk Produktion bis zur Validierung.
Auf AMD bezogen sind die Zen 6 CCD unternehmenskritisch. AMD kann gar kein Risiko eingehen. AMD kann nicht auf Prozess setzen der rechtzeitig fertig werden könnte. AMD benötigt einen sehr gut eingefahrenen Prozess mit hohem Yield (inklusive Parameter Yields).
Nightspider schrieb:
aber sicher, ich teile Deine Einschätzung aber nicht.
Nightspider schrieb:
AMD könnte theoretisch als Entwicklungspartner eher dran kommen in Form der Risc Production.
AMD muss Venice 2026 in großem Volumen liefern und das geht nicht aus einer Risk Production wenn die Risc Production erst irgend wann in 2027 in die HVM mündet. AMD wird keine Chips aus nicht validierten Wafern herausfischen.
Nightspider schrieb:
2027 ist nichts als eine grobe Einteilung, kein präzises Datum und es ist auch nirgendswo defininiert ob in diesem Zeitrahmen erst begonnen wird mit der Produktion oder ob dann schon die ersten Chips fertig aus der Fab kommen.
Wie hier schon einige gescnrieben haben, es dauert noch Monate nach start der HVM bis die Chips auf den Markt kommen.
Nightspider schrieb:
Könnte ja auch genauso sein das Zen6 erst im Januar 27 kommt.
AMD hat nun mehrfach Zen 6 als ein Produkt für 2026 genannt.
Venice ist ein Kernbestandteil von Helios. Helios hat genügend Risikofaktoren und dann geht man wenn man ein bisschen Verstand hat bei der CPU nicht aufs Risiko sondern auf Nummer sicher.
Nightspider schrieb:
Und ja, es könnte auch sein das MLID falsche Daten liefert. Wir werden sehen.
MLID labert sehr viel, und deshalb ist dies die wahrscheinliche Option.
Nightspider schrieb:
Habe eine Tabelle mit nur +4% für N4X gefunden.
Diese Tabellen haben alle ein Problem. Es geht bei den Halbleiterprozessen um Kennlinien die einen nichtlinearen Verlauf haben. Oft ist gar nicht Mal sicher dass die Angaben zu Performance und Power vom selben Betriebspunkt stammen
Semiwiki zum Techsymposium von TSMC 2022
Unterschiedliche betriebspunkte unterschiedlich Werte für Änderung von Performance und von Power.
Nightspider schrieb:
N3X ist jedenfalls besser als N3P.
Und trotzdem hört man nichts zu N3X.
Nightspider schrieb:
TSMC says that when compared to N3P, chips made on N3X can either lower power consumption by 7% at the same frequency by lowering Vdd from 1.0V to 0.9V, increase performance by 5% at the same area, or increase transistor density by around 10% at the same frequency. Meanwhile, the key advantage of N3X compared to predecessors is its maximum voltage of 1.2V, which is important for ultra-high-performance applications, such as desktop or datacenter GPUs.
TSMC hat im Technogoly Symposion 2023 laut Semiwiki folgendes gesagt:
N3X: Expertly tuned for HPC applications, N3X provides extra Fmax gain to boost overdrive performance at a modest trade-off with leakage. This translates to 5% more speed versus N3P at drive voltage of 1.2V, with the same improved chip density as N3P. N3X will enter volume production in 2025.
Es ist nun Mal so, dass man nicht für High Performance tunen kann, ohne irgendwo anderes Abstriche zu machen. Denn wenn das ginge, hätte es TSMC gleich in N3P machen können. und diese Werte passen sehr gut zu denen von N4X vs N4P.
Ebenfalls Semiwiki zum Techsymposium von TSMC 2022
Bis N5 hatte TSMC AFAIU 2 Libs HD (N5 2-Fin) und HP mit N3E hat TSMC angefangen 3 Libs anzubieten und zusätzlich die Möglichkeit geboten diese Libs in Blöcken zu mischen.
Hier ist zur Abwechslung Mal Speed über Fläche aufgetragen. Man sieht sehr schön, dass sich die Kurven der N3E Libs überschneiden. Und das ist auch bei N3P und N3X in Performance über Power zu erwarten.
