News CPU-Gerüchte: Angaben zu Zen 5 und Zen 6 angeblich von AMD

[Philste]

Kannst du mir das erklären?

Hier die Dieshots von ZEN4 und ZEN4c:

Was fällt auf? ZEN4 hat unzählige deutlich voneinander abgegrenzte Bereiche (Load/Store, Dispatch, Decode etc.). ZEN4c hat das nicht. Woran liegt das? Ganz einfach, es arbeitet nicht ein Team am gesamten Kern. Es gibt ein Team für jeden dieser Bereiche, das sich nur darum kümmert. Das hat den Vorteil, dass bei einem Fehler in einem Bereich die anderen Teams/Teile nicht betroffen sind. Am Ende wird dann alles zusammengesetzt.

Flächenmäßig ist das natürlich ein Nachteil, erstens mal die Abgrenzungen an sich und zweitens passt halt nicht alles perfekt aneinander. Man könnte jetzt eine Analogie zu Tetris ziehen. Jedes Team schaut erstmal für sich, dass es läuft. Ob jetzt die Sprungvorhersage von Team H platzsparend an die Load/Store Units von Team B ranpasst ist da erstmal zweitrangig.

Bei ZEN4 wurden diese Grenzen dann aufgelöst. Die Architektur ist dieselbe wie ZEN4, die einzelnen Teile funktionieren alle. Also kann man sie jetzt mit dem Gesamtbild im Blick so Neuordnen, das alles perfekt platzsparend zusammenpassen kann. Also kann die c Architektur als erstes eigentlich nicht funktionieren, es sei denn man nimmt in Kauf, dass ein Fehler das ganze Design verhunzt und sich sämtliche Teams gegenseitig im Design herumpfuschen.

Oder besser gesagt: Funktionieren würde es schon, man stellt sich aber selber ein Bein und verkompliziert alles. Die c-Architektur von der normalen Abzuleiten, dürfte eine kleine Fingerpbung sein.

 

[ETI1120]

Das liegt aber zu einem guten Teil auch an dem 8-Kern-CCX.

Da sind wir einer Meinung.

Ich denke bei einer Erweiterung des CCX auf mehr Kerne muss sich AMD entweder vom Ringbus oder von der Niedrig-Latenz-Sache verabschieden.

Das sehe ich ein wenig anders.

AMD kann das CCX nur dann erweitern, wenn sie einen Weg finden dies mit einer niedrigen Latenz hinzubekommen. Der Witz am 3D V-Cache ist, dass der L3-Cache verdreifacht wird, aber die Latenz nur wenig leidet.

Die Sache mit dem Ringbus ist doch ganz einfach, man muss eine Topologie finden die die Anforderungen erfüllt und die dafür erforderliche Anzahl der Links je Kern bereitstellen.

Mike Clark antworte in dem Anandtech Interview auf die Frage nach größeren CXX:

Wir sehen, dass die Anzahl der Kerne steigt, und wir werden die Anzahl der Kerne in unserem Kernkomplex, die unter einem L3 gemeinsam genutzt werden, weiter erhöhen. Wie Sie anmerken, gibt es bei der Kommunikation darüber sowohl Latenz- als auch Kohärenzprobleme, aber so ist die Architektur nun einmal, und dafür haben wir uns entschieden. Dafür leben wir - um diese Probleme zu lösen. Ich möchte also nur sagen, dass das Team bereits überlegt, was nötig ist, um zu einem Komplex zu wachsen, der weit über das hinausgeht, was wir heute haben, und wie wir das in Zukunft erreichen können​

Ich denke eher es gibt ein neues Cache-System.

Möglich aber nicht in dem Sinn auf den Du raus willst.

Da gab es ja auch schon Gerüchte zu, Stichwort Ladder Cache.

Ich hatte das krude Zeugs ganz vergessen.

Das hab ich schon damals stark bezweifelt.

Und nun sind wir an des Pudels Kern.

Entweder vertraut man einer Quelle oder man vertraut ihr nicht. Wenn man einer Quelle nicht vertraut kann man sich auch nicht auf sie berufen.

MLID ist keine vertrauenswürdige Quelle. Natürlich sagt er auch Dinge die stimmen, aber niemand weiß heute was stimmt und was nicht.

Michael Günsch macht es übrigens ziemlich deutlich, dass alles aus dem Leak mit Vorsicht zu genießen ist.

Zur Roadmap:
Dass Turin Dense früher fertig wird, halte ich für möglich. Dass Sorano und Turin AI so spät kommen sollen finde ich seltsam. Warten wir ab on AMD tatsächlich in den nächsten Wochen offiziell Server auf Basis von Ryzen 7000 und AM5 freigibt.

Erstens eben wie von dir gesagt aufgrund von N3. Zweitens baut die c Architektur auf der normalen auf und nicht andersrum.

Beide basieren auf derseleben Logikbeschreibung. Es sind lediglich zwei verschiedene Chipdesign. Diese unterscheiden sich darin, dass sie für andere Frequenzbereiche ausgelegt wurden.

Ein guter Teil des Shrinks resultiert ja daraus, dass man die einzelnen Komponenten des Kerns nicht mehr so strikt trennt.

Es Zen 4c ist kein Shrink sonder ein es ist ein weiteres Chip-Design, das keine hohen Frequenzen erreichen muss. Und da die Timing Anforderungen relaxed sind, kann man im Chipdesign mit größeren Partitionen arbeiten.

Das kann aber nur Funktionen, wenn das alles schon in einer funktionierenden Form (im normalen Kern) existiert.

Beim Chip Designs wird die Logikbeschreibung (RTL-Code) auf die tatsächlichen Transistorstrukturen umgesetzt. Chip Design können bereits fertige Designs von IP Blöcke verwenden, aber Chip Designs die für andere Betriebspunkte (a/F) erstellt werden, können per se nicht aufeinander basieren.

Drittens dann alleine noch der Fakt, dass Bergamo deutlich nach Geboa kam, warum sollte der Bergamo Nachfolger jetzt so früh kommen?

Dafür habe ich als Laie folgende Erklärung: Zen 4 brachte SP6. Also musste SP6 validiert werden. Das macht man am besten mit der Mainstreamvariante, sprich Genoa. Nachdem SP6 und IOD grundsätzlich validiert sind kommen die Ableitungen. Hier ist das Validieren wegen der Wiederverwendung von Sockel und IOD erheblich einfacher.

Ich glaube auch einfach nicht, dass AMD vor Anfang 2025 an N3E kommt. Bei N3B hat es vom angeblichen HVM Start ein 3/4 Jahr gedauert, bis Apple was gebracht hat.

TSMC konnte N3 nicht rechtzeitig für den A16 fertig stellen. Den nächsten neuen SoC den Apple bringt, war der A17. Apple veröffentlicht neue Telefone nun Mal im Herbst, und damit hat sich die Auslieferung der ersten SoC mit 3 nm um praktisch 1 Jahr verschoben.

Zu welchem Zeitpunkt und in welchem Umfang TSMC die HVM hochgefahren hat werden wir normal sterblichen nie erfahren. Aber es war C. C. Wei wichtig den Start der HVM für 2022 zu verkünden. Ich halte es auch für sehr unwahrscheinlich, dass TSMC seit Dezember 2022 die Wafer mit A17-SoCs mit voller Pulle produziert.

Wäre seltsam, wenn Apple bei N3E jemand anderem den Vortritt lassen würde.

So wie ich es verstehe ist N3 der Prozess von Apple und N3E der Prozess für die anderen Kunden.
Apple wird nicht auf N3E wechseln. Es wird eine neue Version des PDK von N3 geben, bei der Verbesserungen einfließen.

MediaTek hat Anfang September verkündet, dass sie das Tape out des ersten Dimensity-SoC in 3 nm abgeschossen haben. Auslieferung im 2. Halbjahr 2024.

Das realistischste scheint mir zu sein, dass der A18 im Iphone 16 Pro im Herbst 2024 das erste Produkt mit N3E ist, alle anderen dürfen dann ein halbes Jahr später liefern.

Also Du glaubst ernsthaft, dass TSMC Apple eine Exklusivität von beinahe 2 Jahren zugesteht?

Hier die Dieshots von ZEN4 und ZEN4c:
Anhang anzeigen 1403949
Was fällt auf? ZEN4 hat unzählige deutlich voneinander abgegrenzte Bereiche (Load/Store, Dispatch, Decode etc.). ZEN4c hat das nicht. Woran liegt das? Ganz einfach, es arbeitet nicht ein Team am gesamten Kern. Es gibt ein Team für jeden dieser Bereiche, das sich nur darum kümmert. Das hat den Vorteil, dass bei einem Fehler in einem Bereich die anderen Teams/Teile nicht betroffen sind.

Das steht so weit im Artikel aus dem Du die Bilder hast.

Bei ZEN4 wurden diese Grenzen dann aufgelöst. Die Architektur ist dieselbe wie ZEN4, die einzelnen Teile funktionieren alle. Also kann man sie jetzt mit dem Gesamtbild im Blick so Neuordnen, das alles perfekt platzsparend zusammenpassen kann.

Zen 4c hat größere Partitionen, dass das Design von Zen 4c aus Zen 4 durch das Verschieben von Blöcken abgeleitet wurde ist alleine deine Interpretation.

Du lässt aber den entscheiden Gag des Artikels aus:

Das bedeutet, dass AMD den Zen-4-Kern direkt hätte schrumpfen können, indem es die Kurve Geschwindigkeit gegen Fläche nach unten verschoben hätte, und der Kern hätte weitgehend ähnlich ausgesehen, allerdings mit einer höheren Zelldichte. Der Zen 4c sieht jedoch aufgrund des folgenden Physical Design-Ansatzes*) ganz anders aus. ​

Zen 4c sieht aufgrund einer flacheren Designhierarchie*) mit weniger Partitionen ganz anders aus. Bei solch komplexen Core-Designs mit mehreren hundert Millionen Transistoren ist es sinnvoll, den Core in einem Floorplan in verschiedene Regionen aufzuteilen, so dass Designer und Simulationswerkzeuge parallel arbeiten können, um die Markteinführung zu beschleunigen (TTM). Alle technischen Änderungen an einer Schaltung können auch auf eine Unterregion beschränkt werden, ohne dass der Platzierungs- und Routingprozess für den gesamten Kern erneut durchgeführt werden muss.​

​

Die absichtliche Trennung von zeitkritischen Regionen kann auch bei Routing-Engpässen helfen und durch weniger Interferenzen höhere Taktraten erzielen. Wir sehen ARMs Neoverse V1- und Cortex-X2-Cores ohne harte Trennwände zwischen logischen Regionen, wobei die Platzierung so dicht wie möglich gepackt ist. Die Regionen erscheinen homogen, wenn man sich den physischen Chip ansieht. Auf der anderen Seite sehen wir Intels Crestmont E-Core mit vielen sichtbaren Partitionen, wobei die Grenzen lila hervorgehoben sind.​

Wie in unseren Zen 4-Kernkommentaren zu sehen ist, gibt es zahlreiche Partitionen für jeden logischen Block innerhalb des Kerns, was in Zen 4c mit nur 4 Partitionen (L2, Front End, Execution, FPU) drastisch reduziert wurde. Durch die Zusammenlegung dieser Partitionen aus Zen 4 können die Regionen enger zusammen gepackt werden, was eine weitere Möglichkeit zur Flächeneinsparung bietet, indem die Standardzelldichte weiter erhöht wird. Man kann sagen, dass AMDs Zen 4c "wie ein ARM-Core aussieht.​

*) Der Physical Design Ansatz auf den verwiesen wird ist die flachere Designhierarchie mit weniger Partitionen.

Kurz zusammengefasst:

• Die Ähnlichkeit von Arm-Kerne und Zen 4c Kerne resultiert darauf, dass sie für niedrigere Frequenzen ausgelegt sind. Beide können deshalb mit einer flachen Designhierachie mit wenigen großen Partitionen erstellt werden.
• Die hohen Frequenzen von Zen 4 erfordern das Designen mit einer tiefen Designhierarchie mit vielen kleinen Partitionen.
• Die flache Designhierarchie ermöglicht eine höhere Packungsdichte

 

[foofoobar]

Oder besser gesagt: Funktionieren würde es schon, man stellt sich aber selber ein Bein und verkompliziert alles. Die c-Architektur von der normalen Abzuleiten, dürfte eine kleine Fingerpbung sein.

Oder das CAD-Tool kann besser/effektiver alleine arbeiten weil weniger Constraints auf dem Design sind.

 

[Rockstar85]

Wenn Du mit Preisfrage meinst, wie AMD die Preise festlegt, dann stimme ich Dir zu. Aber wenn Du meinst, dass sich AMD mit der Roadmap an dem orientiert was Intel macht, dann sehe ich das anders.

Sorry hatte backside mit dem Thema, Wegfall der Spannungen auf dem mobo verbunden, was Intel mal zeigte, also alle Vcore in der CPU erzeugt.

Und nein ich meine Tatsache preisfrage die Taktung etc von zen6 wegen lake

 

[foofoobar]

Man kann sagen, dass AMDs Zen 4c "wie ein ARM-Core aussieht.

Ein Arm-Core muss nicht zwingend auf niedrige Frequenzen und wenig saufen ausgelegt sein.

Ergänzung (2. Oktober 2023)

Sorry hatte backside mit dem Thema, Wegfall der Spannungen auf dem mobo verbunden, was Intel mal zeigte, also alle Vcore in der CPU erzeugt.

Seit Zen1 sind auch Spannungsregler in den Zen-CPUs.

Und nein ich meine Tatsache preisfrage die Taktung etc von zen6 wegen lake

Kannst du das noch mal verständlicher ausformulieren.

 

[BAR86]

Du scherzst oder? Wie oft findest du hier einfach ein Artikel der ein paar Stunden zuvor bei videocardz gepostet worden ist. Hint: Sehr oft.

ich schreibe das unter Artikel wo CB selbst beim Hersteller Nachfragt und Erklärungen einfordert statt (wie andere Newssites) ausschließlich bereits bekanntes rezitiert.

Und zur Trefferquote: Kimi hat auch bei einem Hersteller eine deutlich höhere, das lässt darauf schließen, dass er zumindest bei Nvidia tatsächlich jemanden kennt

Ergänzung (2. Oktober 2023)

Zen 6 der neu Gaming Killer? monolithic levels of latency and efficiency while still chiplets!

hört sich sehr nach Intels Ansatz an

 

[BAR86]

Wobei ich hinzufügen möchte, dass DDR6 aus meiner Sicht noch nicht bis Zen 6 im Markt sein wird.

naja kann sein, Zen 5 kommt 2024, Zen 5+, also in 3nm in 2025 (in welcher Form werden wir sehen: evtentuell die 5c Kerne oder ein größeres CCX mit 16 Kernen). 2026 kommt dann voraussichtlich Zen 6 in 3nm, bevor es später wieder einen Wechsel auf 2nm gibt.
Wann wird DDR6 prognostiziert?
So oder so ist wohl DDR6 dann auch wieder der Startschuss für AM6.
Aber ob es dafür 2026 schon kommt ist durchaus fraglich, weil DDR5 ja grad erst so richtig ankomm

 

[Volker]

Du scherzst oder? Wie oft findest du hier einfach ein Artikel der ein paar Stunden zuvor bei videocardz gepostet worden ist. Hint: Sehr oft.

Weil wir 90% die gleichen Quellen haben - Twitter! Aber wir schreiben dann doch eben nicht alles ab, weil wir doch nochmal querchecken, siehe Meteor Lake Desktop, oder die angeblichen hohen Intel-Preissteigerungen die im Sommer kommen sollte, was PCGH erfunden hat und dann überall übernommen wurde. Auch da haben wir mal ein paar andere Quellen befragt und eben herausgestellt: Bullshit.

Ansonsten zählt Videocardz aber definitiv zu den besseren Gerüchteseiten, die überlegen vorher noch, bevor sie was posten - aber 90% kommt halt einfach von Twitter, und die Quellen haben wir genauso. Das passiert bei wtftech und Co aber nicht, da wird wirklich alles stumpfsinnig abgeschrieben, wo es eigentlich schon beim schreiben wehtun müsste. Und oft haben wir halt auch schon NDA-Infos und Termine die Monate voraus reichen, das hilft bei der Einordnung oder Nicht-Melden von Gerüchten eben auch massiv.

Ergänzung (2. Oktober 2023)

Weißt du da mehr als wir? Schade dass es dazu keine offizielle Ankündigung gibt. Mit der neuesten Agesa Version kam auch die Unterstützung für Phoenix aber von den Prozessoren ist weit und breit nichts zu sehen.

Leider nichts. Was das ganze Thema APU angeht ist AMD dieses Jahr echt furchtbar, sowohl Notebooks aber Desktop ja sowieso schon immer. KA was sie dieses Jahr geritten hat.

 

[mkl1]

Das Ärgerliche ist dabei, dass viele es besser wissen könnten anhand frei verfügbarer Information und ein bisschen Nachdenken. Meteor Lake und Desktop ist ein aktuelles Beispiel. Ein weiteres Beispiel für mich ist Lunar Lake in 18A, woran viele immer noch glauben. Gelsinger bezeichnet auf der Bühne Clearwater Forest und Panther Lake als erste 18A Designs und dennoch glauben hardwareluxx und fast alle anderen immer noch an 18A bei Lunar Lake. Das geht sich schon zeitlich nicht auf für Ende 2024 oder Anfang 2025. In dem Zeitrahmen bringt Intel erste 20A Chips.

Videocardz übernimmt aber auch fast jedes verfügbare Gerücht, mit Nachprüfen ist da nicht viel. Die Seite baut hauptsächlich darauf auf. Kann man nicht mit Computerbase vergleichen.

 

[Philste]

Ein weiteres Beispiel für mich ist Lunar Lake in 18A, woran viele immer noch glauben. Gelsinger bezeichnet auf der Bühne Clearwater Forest und Panther Lake als erste 18A Designs und dennoch glauben hardwareluxx und fast alle anderen immer noch an 18A bei Lunar Lake.

Das finde ich auch immernoch so lustig. Auf der Innovation werden innerhalb von wenigen Minuten 2 Dinge gezeigt:

1: Ein Lunar Lake Sample, das schon fleißig Programme laufen lässt
2: Einer der ersten Arrow Lake 20A Wafer.

Wie kann man danach nicht verstehen, dass Lunar Lake nicht 18A ist? Arrow Lake in 20A ist gerade mal auf den ersten Wafern (wahrscheinlich A0) während Lunar Lake schon komplett läuft. Normalerweise sollte da jeder etwas merken. Erstens dass Lunar Lake nicht den 18A Prozess benutzt (und auch nicht 20A) und zweitens dass Lunar Lake nicht erst 2025 kommt. Schreiben ja auch immernoch viele obwohl 2024 schon vor Monaten offiziell confirmed wurde.

 

[mkl1]

Die Roadmap damals wurde falsch interpretiert, damit fing es an. Lunar Lake+beyond stand zusammen in einem Kasten mit External+18A. Letzteres gilt für die beyond Generation, das ist spätestens jetzt klar und vorher eigentlich auch weil MTL in einem Kasten mit 20A und N3 stand (trifft auf ARL zu). Seitdem Intel Lunar Lake in 2024 einordnet, ist 18A raus als Option. Viele Seiten sind so unflexibel und lernen nicht dazu.

Mit ARL in 20A rechne ich erst Anfang 2025. Die N3 Version von ARL-S, also wahrscheinlich das 8+16 tile, sollte aber irgendwann in H2 2024 auftauchen. ARL-S hat Priorität, das gleiche damals wie bei ADL-S.

N3 ist früher dran, was auch Lunar Lake zugute kommt. Dadurch ist ein launch Ende 2024 gut möglich. Gelsinger sagt 1 Jahr nach Meteor Lake. Erste Benchmark Einträge zu Lunar Lake gibt es seit Ende August.

 

[ETI1120]

Die Roadmap damals wurde falsch interpretiert, damit fing es an.

Nein, es fängt damit an, dass die Roadmap nicht die tatsächliche Zuordnung der Prozessor-Generationen zu den Prozessen dargestellt.

Wie die Roadmap zu verstehen ist, wurde bei der Präsentation im Intel Investor Meeting am 17. Februar 2022 erklärt. Aber die Roadmap ist anschließend ohne die Erklärung zirkuliert und viele, die nicht im Intel Investor Meeting waren, haben die Roadmap als tatsächliche Zuordnung verstanden.

Viele Seiten sind so unflexibel und lernen nicht dazu.

Sie haben nun Mal diese Roadmap, die wie sie glauben, die richtige Zuordnung zu den Prozessen darstellt.

Intel sagt doch dass 20A im ersten Halbjahr 2024 manufactoring ready ist und im 18A zweiten Halbjahr 2024 manufactoring ready ist. Also scheint doch alles zu passen.

Intel hat nichts dagegen, dass alle manufactoring ready mit Start der HVM ersten Produkte oder noch besser dem Release der ersten Produkte gleichsetzen.

 

[mkl1]

Da passt gar nichts. Panther Lake kommt als erstes Client 18A Design nicht vor Ende 2025, Lunar Lake Ende 2024 oder Anfang 2025. Aber mit Logik kommt man bei einigen nicht weit.

 

[BAR86]

Das Ärgerliche ist dabei, dass viele es besser wissen könnten anhand frei verfügbarer Information und ein bisschen Nachdenken. Meteor Lake und Desktop ist ein aktuelles Beispiel. Ein weiteres Beispiel für mich ist Lunar Lake in 18A, woran viele immer noch glauben. Gelsinger bezeichnet auf der Bühne Clearwater Forest und Panther Lake als erste 18A Designs und dennoch glauben hardwareluxx und fast alle anderen immer noch an 18A bei Lunar Lake. Das geht sich schon zeitlich nicht auf für Ende 2024 oder Anfang 2025. In dem Zeitrahmen bringt Intel erste 20A Chips.

AFAIR war es früher tatsächlich mal als 18A Design genannt worden, oder?

Ergänzung (3. Oktober 2023)

Das finde ich auch immernoch so lustig. Auf der Innovation werden innerhalb von wenigen Minuten 2 Dinge gezeigt:

1: Ein Lunar Lake Sample, das schon fleißig Programme laufen lässt
2: Einer der ersten Arrow Lake 20A Wafer.

Wie kann man danach nicht verstehen, dass Lunar Lake nicht 18A ist?

Das ist tatsächlich ein starker Hinweis, aber tatsächlich schließt sich das nicht auf.
Intel hat das auch früher schon gemacht, erste "working Silicons" vom nächsten Chip zu zeigen, während man sich noch immer auf die vorige Gen gefreut hat. gut, die langen dann nicht so lange beisammen.
Meteor Lake läuft auch schon knapp 2 Jahre in den Laboren, erster Windows Boot war im Frühjahr letzten Jahres.
20A hat wie Intel 4 halt das Problem, dass es wohl noch keine High Density Libraries und IO Fins hat, damit "fehlt" halt noch einiges an Durchschlagskraft für das angeblich so gut auf Ultramobile ausgelegte Design

Arrow Lake in 20A ist gerade mal auf den ersten Wafern (wahrscheinlich A0) während Lunar Lake schon komplett läuft. Normalerweise sollte da jeder etwas merken. Erstens dass Lunar Lake nicht den 18A Prozess benutzt (und auch nicht 20A) und zweitens dass Lunar Lake nicht erst 2025 kommt. Schreiben ja auch immernoch viele obwohl 2024 schon vor Monaten offiziell confirmed wurde.

Ob und inwiefern Intel jetzt TSMC verwendet ist noch nicht vollständig klar, wird noch spannend.
Theoretisch sollte der 20A aber überlegen sein (GAA, Backside Power Delivery, Transistor Density...), also liegts wohl an den Yields oder Kapazitäten, dass man da auslagert.

 

[mkl1]

AFAIR war es früher tatsächlich mal als 18A Design genannt worden, oder?

Ergänzung (3. Oktober 2023)

Nein Lunar Lake wurde nie als ein 18A Design benannt. Intel hat genau genommen noch keinen node bekanntgegeben. Was daran liegt, weil Lunar Lake nicht aus eigener Fertigung kommt. Das erwähnt man dann eben nicht so gerne. Allerdings hatte Intel Anfang 2022 Lunar Lake auf 2 Möglichkeiten begrenzt, entweder external oder 18A. Mittlerweile ist klar, dass 18A keine Option ist - erst für die beyond Generation.

 

[BAR86]

Nein Lunar Lake wurde nie als ein 18A Design benannt. Intel hat genau genommen noch keinen node bekanntgegeben. Was daran liegt, weil Lunar Lake nicht aus eigener Fertigung kommt. Das erwähnt man dann eben nicht so gerne.

letzteres ist schon klar.
Aber ich meine mich qn eine Grafik mit 18A erinnern zu können... Naja gut, mein Hirn ist quch nicht mehr dasselbe, qlso muss ich moch wohl irren

Allerdings hatte Intel Anfang 2022 Lunar Lake auf 2 Möglichkeiten begrenzt, entweder external oder 18A. Mittlerweile ist klar, dass 18A keine Option ist - erst für die beyond Generation.

ah so war das, danke.

 

[Rockstar85]

Kannst du das noch mal verständlicher ausformulieren.

Klar,

Sollten die IPC Gerüchte von Meteor stimmen, wird AMD nicht wirklich massiv an der Taktschraube drehen.. Sollte allerdings Intel mehr IPC zulegen, und die ~20-25% IPC bei AMD stimmen, wird AMD oberhalb der 125W rauskommen... Die Gretchenfrage ist halt, wie gut die Verdoppellung bei AMD in IPC fust.

Sorry war am Handy und da ist das schreiben immer etwas schlecht.

 

[ETI1120]

Aber ich meine mich qn eine Grafik mit 18A erinnern zu können

Das ist die Roadmap vom Investor Day Februar 2022,

Ich denke der einzige eindeutige Satz auf der Folie ist:
All product plans and roadmaps are subject to change without notice.

Schreiben ja auch immernoch viele obwohl 2024 schon vor Monaten offiziell confirmed wurde.

Zum Thema Prozessoren verfolge ich die Geschichte nicht so intensiv.

aber zum thema offiziell confirmiert Malö ein beispiel zu intel 4:

Im Q2 Call 2022 hat Pat Gelsinger die volume production von intel 4 für das zweite Halbjahr 2022 angekündigt. Fristgerecht geht eine Pressemeldung raus dass intel 4 "manufactoring ready" ist. Beim Q2 Call 2023 erzählt Pat Gelsinger dass die volume prodction von intel 4 schon läuft und im September feiert Intel ganz gross den start der volume production in Europa im Werk in Irland. Und erzählt dass Meter lake Ende des Jahres rauskommt. AFAIK ist das Werk in Oregon gar nicht für die Volume produktion vorgesehen

Irgend etwas ernst zu nehmen was Intel sagt ist naiv.
Das einzige was zählt ist wann die Produkte erscheinen und was sie leisten.

Sollten die IPC Gerüchte von Meteor stimmen, wird AMD nicht wirklich massiv an der Taktschraube drehen.. Sollte allerdings Intel mehr IPC zulegen, und die ~20-25% IPC bei AMD stimmen, wird AMD oberhalb der 125W rauskommen...

AMD kann nur grundsätzlich beim Release nur in engen Grenzen reagieren. Man kann die TDP hochfahren, was aber an Performance dabei rauskommt hat man schon Jahre im voraus festgelegt.

Das hat man doch beim Ryzen 7000 gesehen, dass man ein Prozessorkern der für Mobil, Server, Workstation und Desktop abdeckt, nicht beliebig hoch takten kann.

Mit diesen unsinnigen TDP von 170 W hat AMD das Release von Ryzen 7000 versaut.

1. Selbst beim 7950XT werden die letzen 50 W praktisch nur verheizt.
2. Die ersten Mainboards haben durchweg überdimensionierte Stromverteilungen, was ein Faktor der hohen Anfangspreise war.

Der absolute Knaller war dann, dass Mark Papermaster, zeigt dass der Sweetspot bei 65 W liegt.

Ein Arm-Core muss nicht zwingend auf niedrige Frequenzen und wenig saufen ausgelegt sein.

Muss nicht, sie sind es aber in der Regel.

Das finde ich auch immernoch so lustig. Auf der Innovation werden innerhalb von wenigen Minuten 2 Dinge gezeigt:

1: Ein Lunar Lake Sample, das schon fleißig Programme laufen lässt
2: Einer der ersten Arrow Lake 20A Wafer.

Wie kann man danach nicht verstehen, dass Lunar Lake nicht 18A ist?

Weil man die Roadmap falsch interpretiert hat und man sich einen Wunschtraum über die Performance zurechtgelegt hat. Alles was diesen Wunschtraum ins wanken bringen würde wird ignoriert.

Oder man interpretiert Aussagen im Sinn der eigenen Wunschträume, auch wenn offensichtlich ist dass die Interpretatation falsch ist. Wie beim Thema 7000 3XD, als würde AMD in einem Nebensatz ankündigigen dass sie auch 2022 kommen.

Und mit diesen Wunschträumen spielen übrigens auch die angebliche Roadmap mit Zen 3 bis Zen 6 und die angebliche Mircoarchitektur von Zen 5. Wie viele erhoffen sich ein CCX mit mehr Kernen? AMD hat eine wider issue angekündigt, von 4 auf 6 ALUs hört sich richtig toll an, AVX mit 512 bit anstatt 2 x 256 bit, wow.

Zum Thema APU​

Phoenix​

AMD hat es geschafft dass seit August Notebooks mit 7840 angeboten werden.

Die Treibersituation ist wie die schlechte Unterstützung der AIE zeigt immer noch nicht perfekt.

Die Plattform mit FP6 hat AMD stabil bekommen. So wie es ausschaut ist AMD bei FP7/FP8 noch nicht so weit und hat auch Probleme die neue IP von Rembrandt und Phoenix ins laufen zu bringen.

Phoenix wird auf dem Desktop nur eine kleine Nische abdecken und deshalb hat AMD hier sicher keine Eile. Vor allem wenn die Notebooks noch nicht rund laufen und riesige Resourcen in Richtung ROCm und MI300 verschoben worden sind.

Strix Point​

Gestern machte das nächste Strix Point Leak die Runde. Es kommt von einer eher Unbekannten und deshalb ist nur TPU darauf angesprungen. Die Korrektur von L3 Cache für die Zen 5c Kerne und des Speichers ist bei TPU aber noch nicht angekommen. Und mit der Korrektur liegt diese leak auf einer Linie mit dem ersten Leak von HXL und Everest.

Dass bei Strix Point für 12 Kerne 2 CCX gehandelt werden spricht ebenfalls nicht für die Plausibilität der Roadmap aus dem Leak, die besagt, dass Zen 5 ein CCX mit 16 Kernen hat.

Solche Dinge ändern sich nicht Mal schnell

 

[BAR86]

Klar,

Sollten die IPC Gerüchte von Meteor stimmen,

Was denn für GERÜCHTE, es gibt ganz offiziell keinen Zuwachs, weil man dieselben P Cores von Alder/Raptor Lake verwendet

Ergänzung (3. Oktober 2023)

Das ist die Roadmap vom Investor Day Februar 2022,
Anhang anzeigen 1404476

Ich denke der einzige eindeutige Satz auf der Folie ist:
All product plans and roadmaps are subject to change without notice.
...
Das einzige was zählt ist wann die Produkte erscheinen und was sie leisten.

ja, und da dürfen wir gespannt werden ob wir 2024 noch
-leadership Computing
-leadership AI
-leadership Graphics

haben werden

 

[Philste]

Dass bei Strix Point für 12 Kerne 2 CCX gehandelt werden spricht ebenfalls nicht für die Plausibilität der Roadmap aus dem Leak, die besagt, dass Zen 5 ein CCX mit 16 Kernen hat.

Das würde ich jetzt nicht zwingend so sehen. Turin Dense/Breithorn Dense kann trotzdem durchaus ein 16 Core ZEN5c CCX nutzen. Strix ist mit der Mischung aus ZEN5c und ZEN5 wieder eine andere Gecshichte und vor allem ein Monolith. Das ist so oder so ein extra Tapeout.