News Intel-AMD-CPU-Gerüchte: Nova-Lake-Tape-out erfolgt, Zen 6 angeblich bei Partnern

[eastcoast_pete]

@Volker : Hat Intel denn auch gesagt, wo (bei welcher Fab) der Tape-Out von Nova Lake passiert ist?

 

[bensen]

Bei HBM sinds halt 8-12 Lagen im Moment. Glaube auch nicht das der 12. Layer so viel Kosten verursacht wie wenn man nur einen einzelnen Layer aufbringt.

HBM ist schon ne andere Technologie, kann man nicht wirklich vergleichen mit AMDs 3DV Cache.

Das Problem ist am Ende dann auch die Yield und nicht nur Kosten für zusätzliche Prozessschritte. Denn die Kosten für zusätzliche Layer nimmt in der Tat ab nach dem Ersten. Aber die Yield wird mit jedem Layer schlechter.
Und da ist HBM deutlich einfacher. Viel größere TSV mit mBumps anstatt winzige TSV Cu to Cu. Ganz andere Anforderungen an die Signalqualität. Der Logik Die sitzt zudem oben. Der ganze Krempel muss durch die Cache Layer.

 

[Volker]

Laut dem neuen Leak von Moores Law is Dead soll Zen 6 definitiv in N2X Ende 2026 kommen und AMD versucht mindestens 7 Ghz zu erreichen.

7 Ghz wären 22% mehr Takt gegenüber dem 9950X Boost Takt.

Zur Erinnerung und besseren Einordnung:

Zen4 taktet 16% schneller als Zen3 beim Boosttakt , das sind max. 4,9 Ghz vs. 5,7 Ghz.
Wenn ich den Basistakt nehme liegen zwischen 5950 und 7950 mit 3,4 vs 4,5 Ghz sogar 32% Taktunterschied dazwischen.
Ich kann auch den Basis Takt von den 8 Kernern vergleichen, dann hat der 7700X 18% mehr Takt als der 5800X. Beim Boost liegen 14% dazwischen.

Löl, warum nicht 8 GHz?^^
Hat man nicht vor 6, 7 Jahren schon die 6 GHz regelmäßig behauptet? Haben wir bis heute nicht.

Es gibt keinen Fakt auch bei N2 von TSMC der so eine Taksteigerung untermauert. Am Ende wird alles immer weniger, gerade MLID behauptet auf ein Jahr gesehen quasi alles. Man lese mal seine alten Arrow Lake Sachen, da wird es so grausam ...

 

[Freiheraus]

@Volker : Hat Intel denn auch gesagt, wo (bei welcher Fab) der Tape-Out von Nova Lake passiert ist?

Es gibt Gerüchte, dass es vor kurzem ein Intel Compute-Tile Tape-out in TSMCs 2nm gab. Panther Lake kann es eigentlich nicht sein, da dort der Compute-Tile in Intels 18A kommen soll. Könnte natürlich auch nur ein Fallback zur Sicherheit sein, falls 18A nichts taugt.

 

[foofoobar]

Löl, warum nicht 8 GHz?^^
Hat man nicht vor 6, 7 Jahren schon die 6 GHz regelmäßig behauptet? Haben wir bis heute nicht.

Ich biete 10 GHz vor 2 Jahrzehnten:

https://www.computerbase.de/news/prozessoren/intel-zeigt-10-ghz-cpu-bei-raumtemperatur.5083/
https://www.anandtech.com/show/680/6

 

[anexX]

Mein Kopf wandelt Wccftech immer in WTFtech um. Hm.

Zeit für en MRT - Ne Scherz, passiert mir auch gelegentlich.

 

[=dantE=]

wenn es wirklich 12 Kerne beim 10800X3D

Wenn man die Reihe logisch weiterführen will, muss dann schon 11800X3D her, da dann die 10er Reihe den APUs vorbehalten bleibt.
Aber wir werden schon sehen wie es wird.

Auch wenn Zen6 eigentlich für mich gesetzt war, um vom 5900X kommend aufzurüsten, warte ich noch bis AM6.
Bisher eine schöne Laufzeit auf AM4.
Kann mich nicht erinnern jemals so lange auf einer (Desktop) Sockel Gen verharrt zu haben.

 

[Portal501]

Ja, das stimmt. Der musste 11800X3D dann sein. Ja, AM4 ist schon echt klasse. Ich hatte auch das erste Mal über 5 Jahre einen Sockel. Aber nach 5 Jahren habe ich dann doch vor kurzem auf AM5 gewechselt.

 

[RKCPU]

Das wird in der Tat einiges sein, überspringt AMD doch N3 und geht direkt von N4 auf N2 (mit Consumer-Produkten, N3 wird fürs Datacenter ja durchaus genutzt)

Bei N2 gibt es jetzt N2P und ab 2027/28 N2X mit bis zu 10% Taktpotenrial.

Beim 12-Core in N2P stellt AMD einen verkürzten EPIC 16-Core vor, könnte aber ein N2X Refresh später bringen:

• Dann nur 24 MB statt 48 MB L3
• Dafür (fast) alle CPU Chiplets mit 3D Cache.

Bei Zen 7 soll eh immer 3D Cache erhalten, dazu A16 was mehr kostet, via 3D Cache in N4 aber kompensieren.

 

[Nightspider]

Es gibt keinen Fakt auch bei N2 von TSMC der so eine Taksteigerung untermauert. Am Ende wird alles immer weniger, gerade MLID behauptet auf ein Jahr gesehen quasi alles. Man lese mal seine alten Arrow Lake Sachen, da wird es so grausam ...

Naja AMD hat in der Vergangenheit 16-18% mehr Takt mit nur einem besseren Node gemacht.

Wenn man jetzt 2 (2,5?) Node Sprünge macht, kann ich mir die 22% mehr Takt durchaus noch vorstellen.

Und da AMD und TSMC extrem eng zusammenarbeiten kann ich mir sogar vorstellen das AMD als erster Zugriff auf die N2X Risc Production bekommt. Mit 75-85mm² sind die Chips ja auch ziemlich winzig und dürften noch akzeptable Yieldraten in so einem Risc Prozess erreichen, kann ich mir vorstellen.

Vielleicht wird es ja nicht mal der offizielle N2X sondern so ein Zwischending aus N2P und N2X. Wäre nicht das erste mal das AMD einen Node nutzt der nicht offiziell in den Büchern steht sondern eine Mischung ist.

 

[RKCPU]

... AMD als erster Zugriff auf die N2X Risc Production bekommt. Mit 60-75mm² sind die Chips ja auch ziemlich winzig und dürften noch akzeptable Yieldraten in so einem Risc Prozess erreichen, kann ich mir vorstellen.

AMD müsste so (vorab) möglichst viel L3 vom Compute DIE auf den N4 3D Cache verlagern.
TSMC ist hier aber stark bei der Kapazität limitiert.

Tippe eher auf Refresh für den 12-Core Mitte 2027 in N2X bei mehr Fertigungskapazität für X3D Designs.

 

[Unti]

Das bedeutet, dass wir mit Zen 6 einen 12- statt 8-Kerner mit 3D-Cache erhalten werden. Damit wäre der Chip endgültig die eierlegende Wollmilchsau 🤩

Das kommt immer drauf an welche Anforderungen du hast.
Für mich sind 8 oder 12 Kerne nicht ausreichend.
8+8 waren i.O., wenn 8 (ausschließlich für Gaming reserviert werden können).
Einen 24 Kerner mit 12 - X3D und 12 - non X3D würde ich aber sofort nehmen.

Ergänzung (12. Juli 2025)

Natürlich, ist ja schließlich AM5 und da kommt Zen 6 noch drauf.

Ist das 100% sicher?
Hat AMD sich dazu wirklich zu 100% comitted?

 

[Alesis]

Hat AMD sich dazu wirklich zu 100% comitted?

Hat AMD natürlich nicht. Niemand hier die meinen, AMD müsste, oder hätte schon versprochen, Zen 6 für AM5, würden es ebenfalls nie machen. Denn wenn man es nicht halten kann, ganz schlechtes Wetter.
Aber die Vermutung ist jedenfalls sehr stark. Persönlich würde ich nicht darauf wetten, aber große Hoffnungen sind jetzt nicht teuer

 

[bensen]

Wenn man jetzt 2 (2,5?) Node Sprünge macht, kann ich mir die 22% mehr Takt durchaus noch vorstellen.

Keinen Ahnung wie du auf 2.5 kommst. Es sind maximal 2. Zen 5 ist N4P.
TSMC gibt für N3E (von N5) +18% an. Aber von N5 zu N4P auch schon +11%. Da bleibt also nicht mehr wahnsinnig viel übrig.

Mit 60-75mm² sind die Chips ja auch ziemlich winzig und dürften noch akzeptable Yieldraten in so einem Risc Prozess erreichen, kann ich mir vorstellen.

Wie kommst du auf die Die size?
Von N5 zu N2 steigt die Density maximal 50% für Logik+SRAM. Kern und Cache wächst +50%. Dazu kommen dann noch zusätzliche Transistoren da die Kerne fetter werden. Der CCD wird sicher nicht kleiner werden.

 

[Nightspider]

Wie kommst du auf die Die size?
Von N5 zu N2 steigt die Density maximal 50% für Logik+SRAM. Kern und Cache wächst +50%. Dazu kommen dann noch zusätzliche Transistoren da die Kerne fetter werden. Der CCD wird sicher nicht kleiner werden.

Sorry, Zen 5 war 70mm² und nicht 60. Habe ich mir falsch gemerkt.
Ich gehe davon aus das Zen 6 maximal 10-20% größer wird. Also irgendwas um die 75-85mm².

Solange wir keine genauen Parameter vom Prozess und der Architektur kennen, ist das sowieso ein Stochern im Nebel.

 

[Alesis]

Man kann sogar mit Intel CPU ein AMD Fanboy sein.

 

[Philste]

Wenn eine Verdreifachung des L3 bisher 30-40% bringt, dann bringt eine weitere Verzweieinhalbfachung (2,5x) tendenziell etwas eher Richtung 10%.
Falls Zen6 noch abhängiger von L3 wird, wovon auszugehen ist, könnte man mutmaßen das ein V-Cache Layer 35-45% bringen könnte und der zweite V-Cache Layer 10-15%.

Aber wie kommst du auf "weitere Verzweieinhalbfachung"? Die Vanilla CPUs haben Cache Menge 1, die X3Ds mit einer Lage haben Menge 3 und die mit zwei Lagen Menge 5. Das heißt eine Lage ist Faktor 3 zu keiner Lage. 2 Lagen sind dann aber nur Faktor 1.67 zu einer Lage und nicht Faktor 2.5. Und da kann es durchaus sein, dass der Nutzen im Vergleich zum Aufwand zu klein ist.

Er zitiert wörtlich seine AMD Quelle: "Zen6 kann mehrere Lagen V-Cache stapeln - eine CPU mit 2 Lagen Cache ist mit Zen 6 möglich - aber wir wissen nicht ob AMD entscheiden wird diese an Consumer zu verkaufen"

Den ganzen Kram gab es quasi im selben Wortlaut schon bei RDNA3 für den Infinitycache, was ist am Ende passiert?

Laut dem neuen Leak von Moores Law is Dead soll Zen 6 definitiv in N2X Ende 2026 kommen und AMD versucht mindestens 7 Ghz zu erreichen.

Ich sehe diese ganzen ZEN6 Node Gerüchte sehr skeptisch. Also N2 Familie ist ja offiziell durch TSMC bestätigt. Aber TSMC selbst zeigt in der Roadmap N2P HVM für 2026 und N2X HVM für 2027. Und das bedeutete die letzten Jahre fast immer Start im Herbst/Ende des Jahres für erste Produkte basierend auf diesem Node. Also kann man N2X definitiv ausschließen und N2P würde auch schon knapp werden.

Ich meine TSMC selbst hat gepostet, dass AMD den ersten N2 Tapeout hat, das würde ja bedeuten, dass es keine Kunden für N2 gibt, wenn AMD N2P nutzt und es trotzdem der erste Tapeout ist. Also würde ich mal zu 85% mit Vanilla N2 für ZEN6 rechnen und diesen ganzen 7GHz N2X Mist erstmal getrost ignorieren.

Der Best Case wird meiner Meinung nach folgendes: Server kommt früher in 2026 auf N2, Desktop ganz spät Ende 2026 in N2P. Alles andere sind anhand der öffentlichen Roadmaps zu optimistische Träume.

Und zum Takt: Selbst die AMD Fanboys im Anandtech-Forum haben gepostet, dass sie die Taktgerüchte als Unsinn sehen, da AMD allen Produkten seit RDNA3 (also auch ZEN5 und RDNA4) seinen Taktziele nicht erreicht hat. Klar, ZEN4 war zu ZEN3 schon ein guter Sprung (effektiv 800MHz, also so 16%), dafür hat ZEN5 sogar komplett stagniert. Generell scheint die Taktbarkeit bei neueren TSMC Nodes nicht mehr so wirklich stark anzusteigen, sonst würden ja auch die X Nodes, die zugunsten von Takt auf Effizienz verzichten, keinen Sinn machen. Ich würde bei ZEN6 mit 6-6.2GHz rechnen, mit 6.5GHz als absolutem Endpunkt.

 

[Nighteye]

Man lese mal seine alten Arrow Lake Sachen, da wird es so grausam ...

Was sagte er denn zum Beispiel damals zu Arrow Lake ?
Müsste jetzt viel suchen, kurzer und knapper Kontext wäre toll.

 

[Nightspider]

Aber wie kommst du auf "weitere Verzweieinhalbfachung"? Die Vanilla CPUs haben Cache Menge 1, die X3Ds mit einer Lage haben Menge 3 und die mit zwei Lagen Menge 5. Das heißt eine Lage ist Faktor 3 zu keiner Lage. 2 Lagen sind dann aber nur Faktor 1.67 zu einer Lage und nicht Faktor 2.5. Und da kann es durchaus sein, dass der Nutzen im Vergleich zum Aufwand zu klein ist.

Zen 5: 32 MB L3
Zen 5 + V Cache = 96 MB

Zen 6: 48 MB
Zen 6 + V Cache = 144 MB
Zen 6 + 2 Layer V-Cache = 240 MB

240 MB / 96 MB = Faktor 2,5

 

[eastcoast_pete]

Löl, warum nicht 8 GHz?^^
Hat man nicht vor 6, 7 Jahren schon die 6 GHz regelmäßig behauptet? Haben wir bis heute nicht.

Es gibt keinen Fakt auch bei N2 von TSMC der so eine Taksteigerung untermauert. Am Ende wird alles immer weniger, gerade MLID behauptet auf ein Jahr gesehen quasi alles. Man lese mal seine alten Arrow Lake Sachen, da wird es so grausam ...

Wenn AMD und TSMC tatsächlich die 7 GHz Latte ohne extreme Kühlung schaffen, wäre Dennard Scaling wieder am Leben.
Und ausgerechnet MLID als Quelle dafür ? Dann ist's ja noch unwahrscheinlicher.