News Lakefield: Intels Combi-Prozessor auf dem Weg zur Serienreife

[catch 22]

Intel... mit so vielen Architekturen und das auch noch in verschiedenen Leistungsklassen muss ich mittlerweile echt das Handtuch werfen ... Felder, Seen, Brücken, demnächst vielleicht auch Pömpel? ... da kann man doch nur noch den Überblick verlieren, vor allem wenn man dann auch noch versucht für unsereins nicht essentielle, dennoch aber nützliche Informationen zu merken ... wie das ganze Zeitlich einzuordnen, die Prozessornamen Syntax lautet, sich zu merken ob das Teil halbwegs im Zeitplan war, in welchem Herstellungsverfahren, ob die Produktion gut lief oder eher weniger, ...

CB, entweder ihr verlinkt bitte die jeweilige Architektur zum entsprechenden Wiki Artikel, oder erstellt einen Zeitstrahl mit diesen Angaben, der dann am Ende, oder im Artikel jeweils eingeblendet wird / verlinkt wird. Alles andere verkommt bei mir und ich befürchte auch genug anderen hier, zum ewigen erneuten Recherchieren.

 

[smalM]

Bei 6GB RAM sind das dann 4+2 GB im Dual-Channel?

Nein, 6GB sind bei LPDDR4X problemlos in voller Bandbreite im Dual-Channel machbar. Hat bspw. Apple beim A12Z auch so verbaut.

Ist von daher eher ein x86-Pendant zu ARM-SoC welche in Tablets verbaut werden.
Die neue Kategorie der zusammenklappbaren Doppel-Display-Tablets (mit Windows 10X) sollen mit diesem Chip ausgestattet werden.

"mit Windows" ist das Stichwort, denn außerhalb der x86-Windowswelt kann diese CPU ja keinen Blumentopf gewinnen. Das Marketing wird das dann mit Benchmarks, die hier nativ, dort emuliert laufen, unterstreichen.

BTT:
Merkwürdig ist die unverhältnismäßig große GPU. Wozu diese unausgewogene Kombination der G7-Variante mit dieser schwachen CPU? Nach den Angaben von WikiChip zum Compute-Die läßt sich eine Transisordichte von 49MT/mm² errechnen, das ist für den 10nm-Prozeß recht wenig und dürfte eine Folge der großen GPU sein (GPUs habe relativ niedrige Transistordichten). Ich verstehe Intels Intension nicht so ganz...

 

[Volker]

Volker:


Wikichip:


1x Sunny Cove 4.49 mm²
4xTremont 5.14 mm²

Das ist bei dir doppelt so groß?

Örgs, ka wo ich da hingesehen habe. , Danke, fixed.

 

[Draco Nobilis]

Also per se kann man den BIG.little Ansatz ja mal versuchen.
Auch im Desktop kann ich mir 2 Gammelkerne vieleicht noch als sinnvoll vorstellen, wenn die anderen wirklich abgeschaltet werden (inklusive Cache).
Es wird nicht die Welt sein, vlt sogar völlig nichtig. Aber versuchen kann es Intel ja mal, wenn man sonst gerade nichts hat. Für Tablets könnte es etwas sein.

AMD wird sich da aber auch nicht lumpen lassen und es vermutlich auch bringen, wenn es funktioniert.

Insgesamt halte ich diese Technologie eher als ökonomische Maßnahme seitens Intel die Chipgröße mit Ihren bisherigen Monolithen-DIE nicht explodieren zu lassen.
Technologisch bewerte ich Chiplets und TSMCs Prozesse (7N und 7nm+ und N5) vom Impact her als deutlich stärker.

 

[Floletni]

@Draco Nobilis

AMDs Ansatz ist auch "nur" aus dem ökonomischen Gründen entstanden.

Ich vermute aber das die Anbindung zwischen den beiden Chips besser ist als über einen Interposer, weil die Leitungswege sehr kurz gehalten werden können. Was nun am Ende stärker ist wird sich zeigen müssen.

 

[calluna]

Technologisch bewerte ich Chiplets und TSMCs Prozesse (7N und 7nm+ und N5) vom Impact her als deutlich stärker.

Chips verbunden durch einen Interposer gab es schon beim Pentium II und das Stacking wurde als Experiment beim Pentium IV verwendet - aber erst jetzt nach vielen Jahren der Forschung wird diese Technologie richtig benutzbar und langfristig werden alle Fertiger so etwas verwenden... gerade weil es ökonomischer ist.

 

[WH95]

Diese CPUs könnten die Akkulaufzeit um ein klein wenig erhöhen, wenn man der Grafik glauben schenken darf. Im Office Bereich würde soetwas genügen, für Programmstarts wird der schnelle Kern benutzt und ab dann eigentlich nur noch die kleinen Kerne.

Erinnert mich irgendwie an die alten Tegra-Prozessoren von Nvidia. (Damals: Wächter-CPU entscheidet, wie viele Kerne eingeschaltet sind.) Hat sich irgendwie nicht durchgesetzt.

 

[andi_sco]

...und das Stacking wurde als Experiment beim Pentium IV verwendet...

Wo, wie, was?

 

[calluna]

Wo, wie, was

https://arstechnica.com/gadgets/200...d-taking-processors-into-the-third-dimension/

Und bei einer Version mit einer 1000 Kerne Mesh CPU gab es damals ebenso Tests in dieser Richtung.

Tja, ist lange her... so manche Entwicklung braucht viel Zeit. Oder es hätte damals noch nicht so viel genützt wie jetzt bezogen auf die Produktionskosten.

 

[Draco Nobilis]

@Draco Nobilis

AMDs Ansatz ist auch "nur" aus dem ökonomischen Gründen entstanden.

Ich vermute aber das die Anbindung zwischen den beiden Chips besser ist als über einen Interposer, weil die Leitungswege sehr kurz gehalten werden können. Was nun am Ende stärker ist wird sich zeigen müssen.

Was ich meinte, 7NM und Chiplets erhöhen Leistung und Effizienz in jeder Situation.
BIG.little dagegen kann die Effizienz vieleicht in Bereichen verbesern die weniger Leistung brauchen.

Hinzukommt, das CPUs nicht unter einer gewissen Spannung funktionieren, respektive absurd viel Leistung verlieren.

Meine Glaskugel sagt, aufgrund der Physik, wird BIG.little gegen AMD überhaupt gar nichts bewirken. Es wird im Gegenteil noch mehr Chipfläche kosten, nämlich neben der großen Kerne jetzt zusätzlich die kleinen.
Andernfalls kann Intel ja versuchen mit den auf der Grafik 5-10% "effizienteren" kleinen Kerne + derselben Anzahl der großen Kerne gegen AMD zu bestehen. Bei selber DIE-Größe wohlgemerkt, den die gesamte weltweite High-End Chipproduktion klebt schon eine Weile immerzu am Kapazitätslimit.

 

[Floletni]

@Draco Nobilis

Mit in "jeder Situation" wäre ziemlich vorsichtig. Lakefield macht hier ein ersten Schritt im Bereich der U/Y Prozessoren. Man müsste also entsprechende Prozessoren dann vergleichen wenn sie draußen sind.
Bei dieser CPU geht es ja nicht nur um bigLITTLE sondern auch um das Stappeln von Chips. Mit Chiplets kann man schnell die Leistung erhöhen. Ob es am Ende, vorallem im Low-Power Bereich wo Lakefield angesiedelt ist, effizienter ist ... Keiner weiß es (außer Intel).

Ein Chiplet funktioniert auch nur ab einer gewissen Spannung.

Jetzt schmeiß ich meine Glaskugel an. Die big-Cores können mit diesem Konzept weiter anwachsen. Große Kerne mit einem großen Rechenwerk sind nicht sehr Stromsparend, weswegen sie von den little-Kernen unterstützt werden. Vorallem im Niedriglast-Bereich oder im Hochprallelenbereich.

 

[Botcruscher]

Die Glaskugel muss dringend mal neu kalibriert werden. AMD hat in dem Bereich exakt nichts. Die Geräteklassen werde von AMD nicht bedient und so wie die kleinen Dualcore Ryzen embedded laufen hat Intel auch genug Zeit seine Fertigung zum laufen zu bringen. Oder sie sind lustig und lassen bei TSMC fertigen.

 

[HOT]

AMD brauch kein big.LITTLE machen, wa die Cores eh klein genug sind. Und stapeln tun sie ab der Zen4-Generation ebenfalls.
Ich finde sogar, bei Alder Lake stinkt das aufgrund des big.LITTLE schon wieder nach 14nm. Zwar ist das Package beim LGA1700 wieder etwas größer, aber mehr als 10 Kerne wird man da wohl auch nicht unterbringen können. "Eleganter" Ausweg: Atom, schon hat man trotz 14nm 16-Kerner im Angebot.

 

[calluna]

bei Alder Lake stinkt das aufgrund des big.LITTLE schon wieder nach 14nm.

Laut den "News" 10+ nm für den CPU Teil und andere Chip-Teile in 14nm oder 22nm. Die einzelnen Lagen beim Stacking können in unterschiedlichen Fertigungsverfahren hergestellt werden.

Und Stacking bei Zen4 ist für 2022 angesetzt.