News TSMC: 450-mm-Wafer (18 Zoll) ab 2012

[Diablokiller999]

Cool, also haben wir dann 30nm Fertigung bei 450mm Wafern, wenn es dann immernoch AMD, Intel und NVidia gibt, wirds für uns aber mächtig günstig^^

 

[delf_ex_b]

Ob's dann wirklich günstiger wird daran scheiden ja gerade die Geister.
Mal abgesehen vom eigentlichen Prozess wie Belacken, Belichten, Ausbacken, Spattern und was weiss ich, der mit 450mm Wafern nicht einfacher wird, ist es ja auch ne Frage des Waferdurchsatzes durch die Tools. Die Litho Tools wurden ja öfter mal angesprochen. So nen Teil kann sich mal in der Grösse eines 20m² Raumes vorstelles in dem alles vom Belacken, Belichten, Entwickeln und Ausbacken gemacht wird. Das Teil ist aus zig Modulen aufgebaut die Parallel arbeiten also mehrere Belackungskammern, Öfen u.s.w.. von denen eben so und so viele Module in das Tel passen. Wenn die Wafer nun deutlich Grösser werden bekomm ich natürlich weniger Module in dem Raum unter und der Dursatz sinkt rapide. Zusätzlich kann man davon ausgehen dass auch die Bearbeitungsdauer pro Wafer länger dauern wird.
All das muss schon ordentlich gegengerechnet werden mit den enormen Investitionen denn günstiger werden 450mm Anlagen sicher auch nicht sein.
Dazu kommt das ich mal gehört habe dass selbst die Produktionsfirmen der Halbleiter Tools gar nicht so erpicht darauf sind schon wieder für neue Wafergrössen zu entwickeln da sie auch erst mal mit den 300mm Tool Gewinne einfahren möchten und die enormen Entwicklungskosten wieder einfahren wollen.
Kurz gesagt. Alles in allem halte ich 2012 für sehr optimistisch.

 

[Denahar]

Von der bloßen latenz her wären schon noch größere Chips möglich (wie du dir mal ausrechnen kannst)...

Habe ich eben auch mal zum Spass gemacht. Daher auch der Einwand, denn bei ca. 100.000 m/s Leitungsgeschwindigkeit braucht dann ein Elektron schon 10ns pro Millimeter Weg. Da aber bereits ein 5 GHz-Chip Taktzyklen von 2ns hat, ist leicht vorzustellen, dass die äußeren Dimensionen des Chips selbst dann die maximalen Taktrate und damit Arbeitsgeschwindigkeit bereits begrenzen.
Sicher ist diese Rechnung stark verinfacht, da z.B. nicht bei jedem Takt Signale gesendet werden, sondern eine Rechenoperation stattfindet, aber man bekommt schon ein Gefühl für die Größenordnung.

aber wenn man noch mehr Transistoren auf einen Chip packt hat man eben auch langsam Probleme mit der Abwärme...das limitiert wohl mehr..

Eher nicht, denn hier hilft die Physik mit: mehr Fläche (zweidimensional) heißt auch mehr Wirkquerschnitt für die Wärme. Damit kann absolut mehr Energie abgeführt werden. Problematisch ist die Packungsdichte, nicht die effektive Größe bei der Wärmeabfuhr.

@delf_ex_b: Das sehe ich auch so. Bei deinen 20m² ist die ganze Infrastruktur für ein einziges Wafer-Tool noch gar nicht enthalten.

 

[Forum-Fraggle]

Der Yield wird dadurch ja aber nicht besser, weil man ja immernoch das Problem mit den Chips am Rand hat...da nützen auch feinere Strukturen nichts. Außerdme bemüht man sich parallel natürlich auch immer um eine bessere Technologie

Wenn ich nicht gerade einen Gedankenfehler mache, dann verbessert sich die Rate sehr wohl bei Verkleinerung eines Chips. Stell Dir einen Kreis mit Vierecken vor. Nun denselben Kreis, nur daß die großen Vierecke viergeteilt wurden.
Als Ergebnis hast Du:
1.) Die Anzahl der vorher intakten großen Vierecke wurde duch das vierteln vervierfacht.
2.) Die durch den Kreis angeschnittenen großen Vierecke haben entweder bei den kleinen auch alle vier angeschnitten (was gleichen Yield bedeuten würde), oder, je nach Lage, nur 1-3 kleine Vierecke. Dadurch verbessert sich auch die Rate. Vielleicht nur nicht so stark wie bei der Wafervergrößerung, das hängt vom Verkleinerungsgrad der Chips verglichen mit der Vergrößerung des Wafers zusammen.

 

[Fatal!ty Str!ke]

@Fatal!tyStr!ke: Dein Gedanke ist schon fast richtig. Nur skaliert der eine Effekt liniar und der andere quadratisch. Soll heißen, wenn der Durchmesser doppelt so groß wird, wird die Fläche vervierfacht und das Verhältnis schlechter Randbereich zu gutem Rest deutlich verbessert.

Aah, jetzt hab ichs verstanden. Ist natürlich logisch. Das nenn ich mal perfekt und einfach erklärt. Danke!

 

[Janus21]

Wenn ich nicht gerade einen Gedankenfehler mache, dann verbessert sich die Rate sehr wohl bei Verkleinerung eines Chips. Stell Dir einen Kreis mit Vierecken vor. Nun denselben Kreis, nur daß die großen Vierecke viergeteilt wurden.
Als Ergebnis hast Du:
1.) Die Anzahl der vorher intakten großen Vierecke wurde duch das vierteln vervierfacht.
2.) Die durch den Kreis angeschnittenen großen Vierecke haben entweder bei den kleinen auch alle vier angeschnitten (was gleichen Yield bedeuten würde), oder, je nach Lage, nur 1-3 kleine Vierecke. Dadurch verbessert sich auch die Rate. Vielleicht nur nicht so stark wie bei der Wafervergrößerung, das hängt vom Verkleinerungsgrad der Chips verglichen mit der Vergrößerung des Wafers zusammen.

Das stimmt schon, dein Denkfehler ist aber, dass du glaubst die Chipgröße würde immer kleiner werden.

Dem ist aber nicht so, denn der freigewordenene Platz eines Chips durch Verkleinerung wird von den Firmen sofort wieder für neue Transistoren verwendet, wodurch die Chipgröße immer etwa konstant bleibt

 

[Mallar]

Wenn ich nicht gerade einen Gedankenfehler mache, dann verbessert sich die Rate sehr wohl bei Verkleinerung eines Chips. Stell Dir einen Kreis mit Vierecken vor. Nun denselben Kreis, nur daß die großen Vierecke viergeteilt wurden.
Als Ergebnis hast Du:
1.) Die Anzahl der vorher intakten großen Vierecke wurde duch das vierteln vervierfacht.
2.) Die durch den Kreis angeschnittenen großen Vierecke haben entweder bei den kleinen auch alle vier angeschnitten (was gleichen Yield bedeuten würde), oder, je nach Lage, nur 1-3 kleine Vierecke. Dadurch verbessert sich auch die Rate. Vielleicht nur nicht so stark wie bei der Wafervergrößerung, das hängt vom Verkleinerungsgrad der Chips verglichen mit der Vergrößerung des Wafers zusammen.

Die Chipfläche wird ja aber mit kleineren Strukturen (in der Realität) nicht kleiner, weil die Packungsdichte immer erhöht wird.

Habe ich eben auch mal zum Spass gemacht. Daher auch der Einwand, denn bei ca. 100.000 m/s Leitungsgeschwindigkeit braucht dann ein Elektron schon 10ns pro Millimeter Weg.

Da haben wir ja nochmal Glück gehabt, dass die Geschwindigkeit deutlich höher ist

 

[Denahar]

@Mallar: Hehe, stimmt. Habe auch selbst gerade festgestellt, dass ich mich um den winzigen Faktor 1000 vertan habe (km und m verwechselt). Dann sieht es doch schon besser aus.

 

[Mallar]

Jup Aber um ein paar Zehnerpotenzen vertut man sich ja in der Physik schon mal ^^

 

[Oktanius]

Okay, ich versuche es mal...

(...)

Super erklärt

Aber gibts da evtl. ne doku oder ein youtube Video wo das nochmal erklärt wird? Weil ich interessiere mich doch sehr wie die Fertigung solcher Chips funktioniert, aber nur aus texten werd ich nicht schlau bzw. ich kanns mir nicht bildlich vorstellen.

 

[KillaGorilla]

Hihi so große Dinger...

Und ich steh immer noch jeden Sommer bei den 6" und 8" Scheiben

 

[Affenkopp]

Möge es den herstellern große Einnahmen bescheren...!

 

[meeee]

@Mallar: Hehe, stimmt. Habe auch selbst gerade festgestellt, dass ich mich um den winzigen Faktor 1000 vertan habe (km und m verwechselt). Dann sieht es doch schon besser aus.

Habe ich eben auch mal zum Spass gemacht. Daher auch der Einwand, denn bei ca. 100.000 m/s Leitungsgeschwindigkeit braucht dann ein Elektron schon 10ns pro Millimeter Weg. Da aber bereits ein 5 GHz-Chip Taktzyklen von 2ns hat, ist leicht vorzustellen, dass die äußeren Dimensionen des Chips selbst dann die maximalen Taktrate und damit Arbeitsgeschwindigkeit bereits begrenzen.
Sicher ist diese Rechnung stark verinfacht, da z.B. nicht bei jedem Takt Signale gesendet werden, sondern eine Rechenoperation stattfindet, aber man bekommt schon ein Gefühl für die Größenordnung.


Eher nicht, denn hier hilft die Physik mit: mehr Fläche (zweidimensional) heißt auch mehr Wirkquerschnitt für die Wärme. Damit kann absolut mehr Energie abgeführt werden. Problematisch ist die Packungsdichte, nicht die effektive Größe bei der Wärmeabfuhr.

@delf_ex_b: Das sehe ich auch so. Bei deinen 20m² ist die ganze Infrastruktur für ein einziges Wafer-Tool noch gar nicht enthalten.

Also erstens ist die Geschwindigkeit eines Elektrons in Kupfer wesentlich höher, als von dir angenommen. Zum Test habe ich mal mein Leiterplattenprogramm angeworfen und mir dort eine Leitung angeguckt. Diese ist ca. 30mm lang und das Programm gibt für eine Kuperleitung eine Laufzeit von 0,2ns an.

Was bei Halbleitern viel wichtiger ist, das ist der sogenannte kritische Pfad. Dieser Pfad weist die höchste Leitungslaufzeit im ganzen Halbleiter auf und begrenzt dadurch den Maximaltakt. Innerhalb eines kritischen Pfads befinden sich jede Menge Transistoren die ausschlaggebend für die Laufzeit sind.
Das kommt durch die Eingangskapazität eines Transistors zustande. Je größer diese Kapazität ist, desto länger dauert es bei einer konstanten Versorgungsspannung, bis der Transistor schaltet. Bei Overclockern wird deshalb auch oft die Core-Spannung erhöht, damit dadurch die Eingangskapazität eines Transistors schneller geladen wird, was zur Folge hat, das der Transistor schneller schaltet. Durch das schnellere Schalten verkürzt sich die wiederum die Laufzeit des kritischen Pfads und der Prozessor kann mit einem höherem Takt betrieben werden.

BTW der resultierende hohe Leitungsverbrauch beim Overclocking kommt dadurch zustande, das die Leistung quadratisch mit der Core-Spannung und nur linear mit der Frequenz wächst.
Deshalb sind die Leistungsunterschiede bei CPUs mit unterschiedlichen Takten ziemlich gering, wenn sie natürlich auf demselben Design basieren.


Achja nochwas, 5GHz Takt führt zu einer Zykluszeit von 200ps also 0,2ns.
Aber wie oben beschrieben kannst du die Leitunslänge gegenüber Gatterverzögerungen vernachlässigen.

 

[theorist]

Sorry, aber ich hab auf dem Gebiet nicht allzuviel Ahnung.

Aber was sind denn die Vorteile eines größeren Wafers?

Ob man jetzt wenige große mit vielen Chips hat oder viele kleinere mit weniger Chips ist doch egal? Oder nicht?

Du hast bei einem größeren Wafer weniger geometrischen Verschnitt. Hier mal ein Beispiel mit einem GT200-Chip von Nvidia (24*24 mm Diefläche), Grafiken siehe Anhang.
Links ist die Anordnung auf einem 200-mm-Wafer, rechts die Anordnung auf einem 300-mm-Wafer. Rein von der Fläche her erwartet man, dass auf den 300-mm-Wafer 2,25-mal soviele Dice/Chips draufpassen wie auf einen 200-mm-Wafer ((300/200)^2=2,25). Tatsächlich sind es aber 2,4-mal soviele - wie die Grafiken zeigen (89/37=2,4).
Auf dem kleineren Wafer hat man an den Rändern einen größeren Verschnitt, die Fläche wird nicht so effektiv genutzt. Das sieht man an den Grafiken auch bildlich, die Anordnung auf dem 200-mm-Wafer wirkt weniger rund als die Anordnung auf dem 300-mm-Wafer.

Grafiken erstellt mit Die Per Wafer Calculator 1.00.

 

[moniduse]

Super erklärt

Aber gibts da evtl. ne doku oder ein youtube Video wo das nochmal erklärt wird? Weil ich interessiere mich doch sehr wie die Fertigung solcher Chips funktioniert, aber nur aus texten werd ich nicht schlau bzw. ich kanns mir nicht bildlich vorstellen.

das hier ist ganz interessant.

 

[Denahar]

@meee: Ja, wie du sicherlich gelesen hast, habe ich km/m verwechselt bzw. vergessen. Daher die falschen Ergebnisse. Genauso mit den 2ns. Du hast recht, es sind 0,2ns. War nicht mein Tag... Trotzdem kommt man etwa auf 1ns/100mm Leitungsweg. Das kann schon limitierend sein, wenn es darauf ankommt.

@theorist: Schöne Erläuterung!

 

[aylano]

Ob's dann wirklich günstiger wird daran scheiden ja gerade die Geister.
...
All das muss schon ordentlich gegengerechnet werden mit den enormen Investitionen denn günstiger werden 450mm Anlagen sicher auch nicht sein.
...

Jupp, am Anfang ist immer alles teurer.

Soviel ich weiß, kostet jetzt ein 300mm-40nm-(TSMC)-Wafer 5000 $
Die 300mm-55nm-(TSMC)-Wafer kosten 3000$.

So war der RV770 mit 90%-Yieldrate billiger als der RV740 mit 30% (oder so) Yieldrate.

Aus reiner wirtschaftlicher Sicht, wenn die RV740 die RV770 ersetzt hätte, hätte der RV740 mit der neuen 40nm-Fertigung noch weiter reifen müssen.

In diesem Fall haben kleinere Fertigungen eben auch geringeren Stromverbrauch & höhere Packdichte (=eventuell mehr Einheiten)
Und genau solche Vorteile fehlen bei einem 300mm --> 450mm Umstieg, da die Ära der noch größerwerdenden Monster-Chip zu ende geht bzw. sehr langsam weiterwächst.

Die Vorteile beim 200mm --> 300mm waren bei 200-300mm² Chips noch recht groß, aber auf 450mm eben nicht mehr so groß.

Mal sehen.
Ich glaub, Intel will/wollte auch 2012 auf 450 mm umsteigen.
http://www.intel.com/cd/corporate/pressroom/emea/deu/archive/2008/391579.htm
Nun ja, damals war Larrabee mit bis zu 600mm² wahrscheinlich noch in Plan, wo ein früher 450mm-Umstieg für Intel Sinn gehabt hätte.
Und das Scheitern vom fast 600mm² GT200 war erst paar Monate alt.

Somit dürften die Monster-Chips wegsterben und diese 450mm-Pläne eventuell dann verschoben werden.
Andererseits versucht Intel immer mit ihren Riesen-R&D in Sachen Fertigung allen anderen vorauszuseien, wobei das sonst immer im Alleingang war.

 

[malajo]

Wenn man einen 300mm Wafer mal in Slo-Motion beim Handling auf den Robots gesehen hat, dem kommen beim Gedanken an 450mm Schweißperlen auf die Stirn. Ich denke, die Wafer müssen ein ganzes Stück dicker werden und dies ist sicher nicht so gut fürs thermische Verhalten.

 

[Affenkopp]

Na insgesamt wirds sicher kein Rückschritt sein...

 

[Tekpoint]

Hoffe das da bald größer und günstiger RAM kommen^^