TSMC-Neuheiten: SoIC-„X3D“-Stapeln weit vor CoPoS und Glas-Substrat wichtig
SoIC wurde dank des Ryzen X3D groß bekannt, in Zukunft soll es viel weiter greifen. An anderen Stellen schaltet TSMC aber einen Gang zurück, das betrifft unter anderem die Themen geändertes Packaging als auch Glas-Substrat, die unter Strich wohl erst ab 2030+ in den Fabriken von TSMC Einzug halten werden.
SoIC (System on Integrated Chip) steht für das direkte Stapeln von Chips mittels TSV übereinander. In diesem Jahr wird dort erstmals N3P gestapelt auf N4 umgesetzt, ab 2027 folgt dann N2P auf N3P, ehe dies zu N2P auf N2P und ab 2029 A14 auf A14 wechselt.
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Der SoIC-Fahrplan hat sich leicht geändert (Stand April 2026) (Bild: TSMC)
Die neue Roadmap hat dabei einige Anpassungen erfahren, wie der Blick ein Jahr zurück zeigt (siehe 2. Bild). Während die aktuellen Umsetzungen wohl einfach alle etwas später kommen – und so ein neuer Ryzen X3D und auch Venice-X mit N2P+N3P quasi als 2027er Produkt bestätigt ist – werden die Schritte danach neu sortiert und ergänzt. Ein geplanter 5-Micron-Pitch bereits für nächstes Jahr entfällt, dafür setzt 2029 A14 direkt auf A14 mit 4,5 Micron Pitch. Dies ist dem zusätzlichen Einsatzgebiet geschuldet, welches in Zukunft über Prozessoren hinaus geht. Insofern muss TSMC jedes Jahr Fortschritt anbieten können, nur für den L3-Cache-Slice bei Ryzen- und Epyc-Prozessoren war das noch nicht nötig.
Am Ende wird es die Kombination sein, die TSMC heute bereits im Marketing verkauft. Mit SoIC gestapelte Chips nutzen HBM mit TSMC-Base-Dies auf dem Package, dazu nutzen sie eine Co-Packaged-Optics-Lösung wie TSMC COUPE, komplett gepackt mittels CoWoS. Die jeweiligen Einzelteile und möglichen Kombinationen versprechen deutliche Skalierungen und Leistungszuwächse.
Da das Packaging stetig wichtiger wird, betont TSMC zum Summit in den USA natürlich auch, dass die geplante Packaging-Fabrik in Arizona SoIC und CoWoS gemeinsam anbieten wird. Doch das wird noch einige Jahre dauern, frühestens ab 2028 und dann 2029 in größerer Menge soll Packaging von TSMC auch in den USA geschehen. Dazu passend wird die zweite Chip-Fabrik ab dem nächsten Jahr für 3-nm-Chips die Produktion aufnehmen – diese braucht es gemäß Roadmap für das geplante Packaging.
PLP und Glas noch nicht geplant
Viel geredet wurde in den vergangenen Wochen über das Next-Gen-Packaging, welches PLP heißt: Panel Level Packaging. Bei TSMC hätte es wohl die Bezeichnung CoPoS bekommen, Chips on Panel on Substrate. Aktuell ergebe dies wirtschaftlich noch gar keinen Sinn, gab TSMC in der Presserunde zu verstehen. Die Ausbeute bei CoWoS (von über 98 Prozent) mit einem sehr gut eingespielten Verfahren bleibt absehbar das Maß der Dinge. Werden die Packages dann aber Anfang der 2030er Jahre noch größer, wird PLP entsprechend interessanter.
Gleiches gilt für die Thematik des Glas-Substrats. Dies hat gewisse Vorteile, aber die ständigen Anpassungen und Erweiterungen bei Interposern lassen auch hier die ersten Versuche bei verblassen. Unterm Strich sei das Thema letztlich wohl sogar noch später wichtig als PLP, gab TSMC zu verstehen. Konkurrenten wollen erste Schritte ab 2028 gehen.
Weitere Meldungen und Neuheiten von der Auftaktveranstaltung für dieses Jahr gibt es auf der Themenseite:
ComputerBase hat Informationen zu diesem Artikel von TSMC vorab unter NDA erhalten. Die einzige Vorgabe war der frühestmögliche Veröffentlichungszeitpunkt.