Zu meinen Kontakten, da es sich bei den Professoren um Bildungsvermittler handelt sind sie permanent auf dem Laufenden und ja alle beide waren bereits im Hardware-Architekturbereich tätig, ob es sich dabei genau um Grafikeinheiten-Architektur handelte fällt mir nicht mehr ein. Der Herr der mein Arm zur BrennerCom ist war auch mal im ehemaligen Unternehmen Cyrix tätig, einer alten CPU-Firma die mit AMD kooperierte und er kennt sich somit bestens in der x86 Architektur aus!
Deine Aussagen sind grösstenteils extrem unglaubwürdig und hören sich sogar etwas - mit Verlaub - nach Technobabbel an. Dies weckt den Zweifel ob du wirklich so hoch qualifizierte Quellen hast und wenn ja ob du in der Lage bist sie sinngemäss wiederzugeben. Der Eindruck wird dadurch verstärkt, dass du den gesamten Thread hier den qualifizierten Aussagen von anderen Forenteilnehmern ausweichst und ständig neue unbelegte Behauptungen oder Prognosen in den Raum stellst.
Interessanterweise finde ich auch von deinen beiden Profs keinerlei Veröffentlichungen bei Google Schoolar und im restlichen Google nichts. . . . . . Deshalb wäre es wirklich besser, wenn du ein paar schriftliche Quellen für deine Aussagen in Zukunft nennen würdest.
Soweit ich informiert bin besitzt der FM2 das Unified Media Interface und der AM3+ bedient sich am Hypertranfer-Protokoll und beides bietet die Power an, sowie die Kompatibilität zum Quad-Channel ohne weiteres, nur eine Optimierung des Power Controllers sollte drin sein.
Was hat der Hyper
transport (wieder das falsche Fachwort bzw Eigenname), als Protokoll für die Kommunikation zwischen mehreren Chips und nicht als entsprechende Hardware, mit dem Quad-Channel-Support des Speichercontrollers des Prozessors zu tun? Als Protokoll bietet es ersteinmal keine "Power" sondern bestimmt nur, wie die Informationen innerhalb eines Paketes kodiert werden. Zudem, da Hypertransport für die Interchip-Kommunikation dient, kann man damit direkt keinen RAM ansteuern. Falls du damit vorschlägst einen CPU-DIE-externen Speichercontroller zu verwenden: Auf diese verzichtet man schon seit Jahren aus Performancegründen . . . . .
Was hat das UMI als Verbindung zwischen APU und Southbridge mit Quad-Channel-Support zu tun?
Was hat die "Optimierung" des Power Controllers mit dem Quad-Channel-Support zu tun?
Was ändert es an der Tatsache, dass man für Quad-Channel-Support einen neuen Sockel braucht? Niemand bezweifelt hier, dass AMD eine Quad-Channel-Architektur verwirklichen könnte, wenn es sinnvoll ist . . . .
Zu den Leiterbahnen, bei den Llanos und restlichen APUs handelt es bei den Bahnen um einfaches 11 schichtiges Kupfer, es ist somit eine billige und effektive Lösung und bestimmt das Gegenteil von teuer. Dazu bei den APUs spart man sich viele Leiterbahnen und enorm an Platz, da die Northbridge in der CPU sich befindet und nicht auf den Board und dagegen hat AM3+ die Northbridge auf dem Mainboard mehr Leiterbahnen und einen Chipsatzteil mehr sprich die Northbridge sind aber zumeist billiger, als die FM2 Boards!
Was ändert dies an der Aussage, dass es ein Board verteuern würde, wenn man dank Quad-Channel mehr Leitungsbahnen und Schichten benötigen würde? Und eben dieses Verteuern könnte eine Konkurrenzfähigkeit des Produkts im unteren bis mittleren Performancebereich stark einschränken.
Zurzeit ist das teuerste der Speichercontroller und natürlicherweise auch das Ausschlaggebendste
Der Speichercontroller ist nur ein sehr kleiner Teil auf der APU-DIE und damit sehr billig in der Herstellung.
Vertex-, Geometrie-, Pixel-, Fragment-Shader
Pixelshader (HLSL, DirectX) ist nur ein anderes Wort für Fragmentshader (GLSL, OpenGL) . . . . . .
Zum PCI-Express die Leitungspaare könnte man schon längst optimiert haben, da sich an dieser Schnittstelle weniger tut, es könnte leistungsmäßig um ein vielfaches schneller sein. Thermisch gesehen ist hier das meiste Potenzial für Änderungen, da man die Leitungspaare ganz einfach mit einer Siliziumoxidschicht spalten könnte und sie somit die doppelte Übertragung bewältigen. Dieses Splittung könnte man weiter führen nochmals und nochmals bis zur thermischen Grenze der Bahnen, somit könnte man nicht nur Grafikspeicher modular erweitern, sondern auch neue Generationen von SSDs ansteuern. Diese Lösung ist ein wenig kostspieliger, obwohl es nur eine kleinere Fertigungstechnik braucht mehr nicht, die ja schon vorhanden ist und man schlägt 2 Fliegen mit einer Klappe.
Mehr Leitungsbahnen -> nicht mehr PCI-E Standard, höhere Kosten für die Steckverbindungen incl. CPU-Sockel
Dünnere Leitungsbahnen -> schlechtere Signalqualität. Dadurch kann das Splitting der Leitungsbahnen sogar schnell kontraproduktiv sein, wenn man hohe Bandbreiten erzielen will. Ich vermute sogar stark, dass dieses Problem lange vor den thermischen Problemen wegen zunehmenden Leckströmen eintreten wird.
Dieses Splittung könnte man weiter führen nochmals und nochmals bis zur thermischen Grenze der Bahnen, somit könnte man nicht nur Grafikspeicher modular erweitern, sondern auch neue Generationen von SSDs ansteuern. Diese Lösung ist ein wenig kostspieliger, obwohl es nur eine kleinere Fertigungstechnik braucht mehr nicht, die ja schon vorhanden ist und man schlägt 2 Fliegen mit einer Klappe.
Als Perepheriebus hat der PCI-E Architekturbedingt eine hohe Latenz. So kostet zB. der Zugriff einer GPU auf den Speicher der CPU über PCI-E 15 µs; der Zugriff auf den VRAM 600 ns (hier sind die NVIDIA Dokumentationen etwas ungenau).
Wie willst du die Latenzen kompensieren? GPUs kompensieren im Moment die Speicherzugriffszeiten auf ihren VRAM durch ihren bereits extrem grossen Registersatz; willst du eine so grosse Zugriffszeit kompensieren so brauchst du einen ungleich grösseren Registersatz . . . . .
