News AMD-Prozessoren: Threadripper 3000 und Ryzen 9 3950X im November

[Capthowdy]

User Holt kennt sich bestens aus, spricht ein dutzend Sprachen und mit ein wenig Glück hält er immer die Lösung bereits in seinen Händen.

Bin ich denn der Einzige, dem die Hommage an Indiana Jones aufgefallen ist?

Ohgott. Holt und Jim Panze haben sich gesucht und gefunden. Da kann man nur noch den Kopf schütteln.

Laber keinen Mist und ziehe mich nicht ins lächerliche!

Offenbar schon.

 

[Wadenbeisser]

Wie eure Seite? Ich sehe auf keiner Seite, außer der der Fakten und Märchenstunde machen hier anderen, wie z.B.:
HBM ohne Interposer, der Witz des Tages, es ist schon genau richtig das der Typ auf meiner Ignoreliste steht und da bleibt er auch und weitere Beiträge von dem werde ich nicht öffnen, da steht eh nur Unsinn drin.

Da spricht der "Profi" und der "Noob" kringelt sich vor lachen. Guck mal nach dem Kaby Lake G.
https://www.computerbase.de/2018-01/intel-kaby-lake-g/

 

[ZeroStrat]

@Wadenbeisser Ich hätte deinen Beitrag fast geliket, wenn du auf die Polemik verzichtet hättest. 👍

Jedenfalls hast du offenbar Recht mit deiner Aussage:
"Die Vega-Grafikeinheit wiederum ist mit HBM2 via EMIB verbunden, Intels neuer Lösung für Multi-Chip-Packages."

Und weiter dazu, siehe hier:
"EMIB is an alternative solution to a silicon interposer for heterogeneous integration."

Bin ich denn der Einzige, dem die Hommage an Indiana Jones aufgefallen ist?

Du Fuchs! ^^ Es kam mir bekannt vor, aber ich kam nicht drauf, woher genau. Also trollt Jim Panze uns alle...

 

[Wadenbeisser]

@ZeroStrat
Macht nichts, ich bin eh nicht auf Likes aus.

 

[chithanh]

HBM ohne Interposer, der Witz des Tages

Neben dem erwähnten Kaby Lake-G mit EMIB gibt es noch weitere Techniken für HBM ohne Interposer (Quelle):
Anhang anzeigen 723349

 

[Holt]

Oder es liegt, was wahrscheinlicher ist, an den gestiegenen kummulierten Cache Misses über die gesamte Hierarchie.

Wieso sollten die Cache Inhalten und damit die Hitrate vom Takt der CPU abhängen? Und wieso sollten die Latenz der RAM Zugriffe von der Hitrate abhängen? Wenn beim Test Daten aus dem Cache statt dem RAM gelesen werden, hat der Test einen Fehler gemacht und es wurden Daten wiederholt gelesen. Aber auch wenn dies
passiert, wieso sollte das vom Takt der Kerne abhängen?

"EMIB is an alternative solution to a silicon interposer for heterogeneous integration."

EMIB ist im Grunde ein Interposer, der aber im Gegensatz zu den klassischen Interposern nicht so groß ist das alle Dies drauf sitzen, sondern der nur unter Teilen der Dies liegt, also kleiner und billiger ist:

“The attractiveness of EMIB, at least for us, is that we only use silicon in the areas where we are trying to connect the two dies together. So it’s a fairly small silicon area that is on a substrate, which has all of the chips on it.”

EMIB erlaubt aber genau so eine hohe Dichte von Kontakten wie ein klassische Interposer und die braucht man für HBM einfach, da dieser sehr viele Anschlüsse benötigt.

 

[ZeroStrat]

Wieso sollten die Cache Inhalten und damit die Hitrate vom Takt der CPU abhängen?

Weil die Caches bei Zen keine eigene Clock-Domain besitzen.

Ergänzung (25. September 2019)

Und wieso sollten die Latenz der RAM Zugriffe von der Hitrate abhängen?

Dass es so ist, sieht man ja an dem Test. Das kann jeder jederzeit selbst nachprüfen. Warum es so ist, kann ich nicht genau beantworten. Die kumulierte Verzögerung alleine kann es nicht sein, denn die Summe (ca. 5-6ns) ist bei meinem Beispiel noch weit von der (zusätzlichen) Gesamtverzögerung (ca. 10ns) des RAMs entfernt.

Falsch verstanden, daher ein neuer Anlauf. Du meinst die Hitraten der Caches?! Bei einem Speicherzugriff wird doch (bis auf Prefetches usw.) die gesamte Speicherhierachie abgeklappert. Die Antwortzeiten (Cache Misses) summieren sich auf. Wenn nun die Latenzen von L1-L3 steigen, so auch die allgemeine Speicherlatenz. Das ist natürlich nur dann der Fall, wenn kein Direktzugriff stattfindet! Ich kenne leider nicht alle Szenarien für einen Direktzugriff. Das nur schon mal als Info, falls du da weiterbohren willst.

Ergänzung (25. September 2019)

Wenn beim Test Daten aus dem Cache statt dem RAM gelesen werden, hat der Test einen Fehler gemacht und es wurden Daten wiederholt gelesen. Aber auch wenn dies
passiert, wieso sollte das vom Takt der Kerne abhängen?

Das mit dem falsch Lesen verstehe ich nicht. Aber, dass falsch ausgelesen wird, hat natürlich nichts mit dem Takt zu tun?!

Ergänzung (25. September 2019)

EMIB ist im Grunde ein Interposer, der aber im Gegensatz zu den klassischen Interposern nicht so groß ist das alle Dies drauf sitzen, sondern der nur unter Teilen der Dies liegt, also kleiner und billiger ist:

Immer dann, wenn es um die Aufzählung von Methoden für Heterogeneous Integration (HI) geht, werden Silikon Interposer und EMIB getrennt aufgezählt. Natürlich geht es dabei um eine extrem hohe Verbindungsdichte, aber das mit dem Begriff an sich gleichzusetzen, mutet etwas seltsam an.

 

[RAZORLIGHT]

snip

Ich möchte jetzt nicht auf alles eingehen.
Aber zumindest in einer Hinsicht scheinst du (teilweise) Recht zu haben, es gibt wohl keinen Mangel an 7nm Chiplets.
https://www.computerbase.de/2019-09/amd-ryzen-9-3950x-taktprobleme/

Ich habe kein Problem damit zuzugeben, wenn ich falsch liege

 

[Holt]

Laut einer Quelle bei einem Mainboardhersteller ist die Ursache genau die von mir vermutete:

AMD delays Ryzen 9 3950X launch due to unsatisfactory clock speeds, sources claim

Unsatisfactory clock speeds are the cause of AMD delaying launch of its 16-core Ryzen 9 3950X processor, which has nothing to do with support from its foundry partner TSMC, according to sources at motherboard makers.