News Fünfter „5-nm-Prozess“: TSMC legt N4P als Alternative zu N3 für 2023 auf

[Volker]

Heute hat TSMC einen weiteren, auf N5-basierten Fertigungsprozess angekündigt. Dieser wird nach N3 im Jahr 2023 an den Start gehen und dann so etwas wie die günstigere aber dennoch sehr moderne Variante im Portfolio darstellen – also ähnlich wie aktuell N6 zu N5.

Zur News: Fünfter „5-nm-Prozess“: TSMC legt N4P als Alternative zu N3 für 2023 auf

 

[Philste]

https://twitter.com/Redfire75369/status/1452950194031501315?s=20

"If they adopt N3 instead of N3E, they'll be in for a very bad time...."

"There's a lot of other things that suck about N3, but I'll just leave it there for now..."

Vielleicht nicht ohne Grund dieser neue Prozess. Die Tweets sind von heute und beziehen sich auf Mediatek, die angegeben haben N3 (erster TSMC 3nm Prozess) zu nutzen. N3E ist der verbesserte Prozess, der aber erst Ende 2023 oder sogar erst 2024 kommt.

 

[T3rm1]

Na wer ist alt genug und kennt n4p noch als Beleidigung

 

[Rock Lee]

Na wer ist alt genug und kennt n4p noch als Beleidigung

blöder kackb00n, du!

Zur News: man sieht förmlich wie sich Moore's Law immer weiter verlangsamt.
Finfet ist am Ende.
Hoffe man sieht zumindest mit Gate-All-Around einmalig mal wieder ne Steigerung.

 

[Matthias B. V.]

Wenn man sieht wie vorsichtig TSMC an die Sache ran geht kann man davon ausgehen dass Intels und Samsungs Stolperer keine Zufälle waren und die Luft langsam - auch für TSMC - echt dünn wird was kleinere Prozesse angeht.

Natürlich hat der Vorsprung TSMCs auch seinen Anteil daran - Mann muss kein unnötiges Risiko eingehen.

Bin echt mal auf 2024/25 und GAA sowie 0.55NA EUV gespannt ob da nochmal viel geht. Selbst wenn nochmal ne klare Steigerung dadurch kommt dürfte das auch nicht lange halten.

Das lang herbeigeredete Ende von Silikon und Shrinks ist noch nicht da aber es nähert sich mit immer größeren Schritten. Moores Law kann nur auf Basis anderer Werkstoffe und Technologien überleben. Oder eben auch durch Fertigungsmethoden wie Stacking etc.

 

[DevPandi]

Das lang herbeigeredete Ende von Silikon und Shrinks ist noch nicht da aber es nähert sich mit immer größeren Schritten

Ach, ist doch alles wieder im Zeitplan, dank der "Umbenennungen" bei TSMC und Intel nun auch.

2014: 14 nm, 2016: 10 nm, 2018: 7 nm und 2020: 5 nm. 2022 kommt die 3 nm und alle sind Happy. Selbst die 2 ist ja schon gesichert.

Wird schon werden.

Moores Law kann nur auf Basis anderer Werkstoffe und Technologien überleben. Oder eben auch durch Fertigungsmethoden wie Stacking etc.

Ach Moores Law. Das erste Gesetzt, dass nur solange Gültigkeit hat, wie Intel daran sich fest hält. Hoffe sie schicken es bald in die Versenkung!

 

[Multivac]

Bald ist 0.x nm erreicht dann folgt wohl Pico-meter. Intel hat vor kurzem eine Namens Korrektur durchgeführt um angaben vergleichbar zu TSMC zu haben. Warum nicht eine inventierte Skalar, so wird uns das rum Gehampel mit SI-Einheiten die falsch verwendend werden erspart.

 

[LamaMitHut]

Das shrinks nicht das einzige Mittel zur Leistungssteigerung sind, sieht man doch gut an der Entwicklung von Zen 2 zu Zen 3 mit vcache.

Ihr glaubt gar nicht wie komplex das alles ist, genau hier kann man noch eine Menge mit deep learning Werkzeug rausholen.

 

[ComputerJunge]

Ihr glaubt gar nicht wie komplex das alles ist,

Das weiß ich, seit dem ich das erste Mal etwas über ICs gelesen hatte.

 

[GT200b]

besser 14nm 😁

 

[Nebula2505]

Heißt, dass es für AMD wenig sinnvoll sein wird in den nächsten 3-4 Jahren auf 3nm zu setzen.

2020 Zen 3 N7
2021 Zen 3 N7
2022 Zen 4 N5 + N6
2023 Zen 4 N5 + N6
2024 Zen 5 N4P + N6
und dann lieber direkt zu N3P gehen, da performancetechnisch keine 5% mehr mit N3 im Vergleich mit N4P drin sind und N3 wahrscheinlich deutlich teurer sein wird

PS: nur meine Ideen hier

 

[textract]

Na wer ist alt genug und kennt n4p noch als Beleidigung

Wer ist alt genug und weiß noch, dass das als Beleidigung für non aiming person steht?

 

[bensen]

Heißt, dass es für AMD wenig sinnvoll sein wird in den nächsten 3-4 Jahren auf 3nm zu setzen.

2020 Zen 3 N7
2021 Zen 3 N7
2022 Zen 4 N5 + N6
2023 Zen 4 N5 + N6
2024 Zen 5 N4P + N6
und dann lieber direkt zu N3P gehen, da performancetechnisch keine 5% mehr mit N3 im Vergleich mit N4P drin sind und N3 wahrscheinlich deutlich teurer sein wird

PS: nur meine Ideen hier

Das wichtigste ist der shrink. Das ermöglicht deutlich komplexere Kerne.
Das ganze ist aber eh müßig zu diskutieren, da die Entscheidung schon längst gefallen ist. Das entscheidet man ja nicht kurz vor Fertigstellung des Designs, sondern am Anfang.
Zen 5 soll ja angeblich in N3 kommen. Das passt auch zu der Aussage, das Zen 5 erheblich breiter als Zen 4 sein soll.

Ergänzung (26. Oktober 2021)

aufsummiert gegenüber dem N5-Prozess ergibt das elf Prozent mehr Performance. Die Alternative gegenüber N5 ist eine 22 Prozent Steigerung bei der Energieeffizienz, hinzu kommen sechs Prozent Optimierungen bei der Transistordichte.

Auf welchen Zahlen basiert die Kalkulation? Hatte bisher keine konkreten Zahlen gesehen für N4.

 

[ETI1120]

Wenn man sieht wie vorsichtig TSMC an die Sache ran geht kann man davon ausgehen dass Intels und Samsungs Stolperer keine Zufälle waren und die Luft langsam - auch für TSMC - echt dünn wird was kleinere Prozesse angeht.

Nach allem was zu lesen ist ist der FinFET beim 3nm-Prozess am Ende. Der Wechsel auf den GAA-FET ist unausweichlich. Aber man muss das erst einmal produzieren können.

Natürlich hat der Vorsprung TSMCs auch seinen Anteil daran - Mann muss kein unnötiges Risiko eingehen.

TSMC hat da weniger Druck als andere da sie den FinFET-Prozess besser beherrschen.
Aber das darf nicht träge machen. So ein Vorsprung ist schnell weg.

Bin echt mal auf 2024/25 und GAA sowie 0.55NA EUV gespannt ob da nochmal viel geht. Selbst wenn nochmal ne klare Steigerung dadurch kommt dürfte das auch nicht lange halten.

So wie ich es verstehe bringt der GAA-FET große Vorteile gegenüber dem FIN-FET.
Aber wir bewegen und nun schon in solch kleinen Dimensionen, dass wohl früher oder später auf andere mechanismen umgestiegen werden muss.

Das lang herbeigeredete Ende von Silikon und Shrinks ist noch nicht da aber es nähert sich mit immer größeren Schritten.

Die Fallen des Denglish: wenn schon dann silicon
Es muss nicht das Ende der Verwendung von Silizium sein. Man versteht dieses Material sehr gut und hat auch immer wieder neue Anwendungen gefunden.

Es gab Mal eine Zeit als jedes Jahr angekündigt wurde, "GallimArsenid steht vor dem Durchbruch". Dass dieser nie kam hat auch mit dem enormen Forschungsaufwand zu tun der in Silizium und seine Legierungen gesteckt wurde.

Moores Law kann nur auf Basis anderer Werkstoffe und Technologien überleben. Oder eben auch durch Fertigungsmethoden wie Stacking etc.

Moore's law ist schon lange tot und konnte nur durch eine Änderung des Verdoppelungszeitraums "Am Leben erhalten werden".

Der Punkt ist, dass viele Moore's law als synonym zu Fortschritt in der Haltleitertechnik sehen. Und hier sind wir aktuell in einer kritischen Phase. Wir haben explodierende Kosten für die neuen Nodes, so dass es sich lohnt die bestehende Nodes weiter zu optimieren und zu differenzieren. Das macht TSMC.

Das shrinks nicht das einzige Mittel zur Leistungssteigerung sind, sieht man doch gut an der Entwicklung von Zen 2 zu Zen 3 mit vcache.

3D-Stacking ist hat gewaltiges Potential. Allerdings auch eine große Herausforderung: Kühlung.

Ihr glaubt gar nicht wie komplex das alles ist, genau hier kann man noch eine Menge mit deep learning Werkzeug rausholen.

Ohne Abstraktionsebenen und Werkzeuge könnte man das gar nicht beherrschen. Und Maschineööes Lernen wird ein weiteres Werkzeug sein. Auch wenn nicht jeder offen darüber reden will. Aus einem Interview von heute:
Ian Curtiss: In welchem Umfang hat AMD maschinelles Lernen in seine EDA-Tools integriert? Sowohl zum jetzigen Zeitpunkt als auch in welchem Umfang in der Zukunft?
Mike Clark: Ich glaube nicht, dass ich das definitiv sagen darf, aber ich denke, man kann wohl davon ausgehen, dass jeder irgendeine Form des maschinellen Lernens durch Daten nutzt, um alle unsere Geschäftsprozesse zu verbessern.

Heißt, dass es für AMD wenig sinnvoll sein wird in den nächsten 3-4 Jahren auf 3nm zu setzen.

2020 Zen 3 N7
2021 Zen 3 N7
2022 Zen 4 N5 + N6
2023 Zen 4 N5 + N6
2024 Zen 5 N4P + N6
und dann lieber direkt zu N3P gehen, da performancetechnisch keine 5% mehr mit N3 im Vergleich mit N4P drin sind und N3 wahrscheinlich deutlich teurer sein wird

PS: nur meine Ideen hier

Das große Problem ist, dass nur wenige wirklich beurteilen können, welchen Prozesse sich zum Herstellen von Prozessoren eignen.
Gerüchtestand:

• Rembrandt APU Zen 3 + RDNA2 in N6, wird Anfang 2022 erwartet, soll bereits in Massenproduktion sein
• Raphael
  • Zen 4 CCD N5 + IOD N6, in 2022, Tapeout ist bereits erfolgt, Anfang 2021
  • Das IOD hat wahrscheinlich eine iGPU
  • Raphael soll auch für Ryzen 7000H (mobil) verwendet werden
• Phoenix Zen 4 monolithisch N5, Anfang 2023?
• Granit Ridge Zen 5 Chiplets, angeblich N3
• Strixpoint mobil mit BigLittle angeblich N5 + N3

 

[Diablokiller999]

Wie genau erreicht TSMC diese Änderungen im Prozess denn genau?
Weniger Schritte in EUV Belichtungsmaschinen, was nicht so feine Strukturen zur Folge hat? Würde mich brennend interessieren, wie sich z.B. N5 und N6 auf Prozessebene genau unterscheiden, wo da Geld gespart und Transistordichte geopfert wird und vor allem warum.

 

[ETI1120]

Wie genau erreicht TSMC diese Änderungen im Prozess denn genau?

Das wird TSMC nicht verraten.

Weniger Schritte in EUV Belichtungsmaschinen, was nicht so feine Strukturen zur Folge hat?

Mehr Schritte in EUV Belichtungsmaschinen.

So wie ich es verstehe dauert die Belichtung mit EUV länger was den Durchsatz je Schritt verringert.
Allerdings spart man mit EUV gegenüber der klassischen Belichtung Masken und damit Belichtungsschritte ein. So dass mit mehr EUV-Schritten der Prozess vereinfacht wird.

Allerdings ist das Einbinden der EUV-Belichtungsmaschinen nicht ganz so trivial wie es "Mehr Schritte" suggeriert. TSMC hat z. B. gesagt dass sie die Haltbarkeit der Masken verdoppelt haben. Wenn man länger mit einer Maske produzieren kann verringert dies die Stillstandszeiten und erhöht damit den Durchsatz. Es gibt Leute die sagen das Halbleiterfertigung mehr mit Alchemie zu tun hat als mit der klassischen Fertigungstechnik.

Würde mich brennend interessieren, wie sich z.B. N5 und N6 auf Prozessebene genau unterscheiden, wo da Geld gespart und Transistordichte geopfert wird und vor allem warum.

Das wo genau, wird TSMC nicht verraten.

Das Problem ist, dass es keine einfachen Metriken gibt, um die Prozesse verschiedener Firmen zu vergleichen. Die Transistordichte ist ein Stück weit theoretisch, da nicht jedes Design sie voll ausnützt.

Das Design von Schaltungen ist ein komplexes Geschäft da müssen Flächenverbrauch, Leckströme, Schaltgeschwindigkeit, ... an das Produkt angepasst werden.

Außerdem muss man den Prozess immer im Zusammenhang mit den Werkzeugen und Bibliotheken (IP) sehen.

 

[Volker]

Auf welchen Zahlen basiert die Kalkulation? Hatte bisher keine konkreten Zahlen gesehen für N4.

Die TSMC-Werte für N4 gibt es schon lange, siehe hier:
https://www.computerbase.de/2021-06...s-allen-rohren-n3-n4-n5hpc-n6-n7hpc-und-mehr/

 

[bensen]

@Volker
Die Folie kenne ich, aber da steht ja nichts von Power und Performance. Nur Area.

 

[Volker]

Ja Power und Performance hatten sie nie explizit genannt, nur angedeutet das es besser wird.
Bei Wikichip fehlt der Wert deshalb von N5 zu N4 auch, jetzt gibt es aber einen zusammengerechneten von N5 zu N4P.

N4P kommt dann aber wirklich sehr nah ran an N3 und dürfte eine echte Alternative sein, vor allem für alles was PC und nicht Mobile heißt.

 

[ETI1120]

N4P kommt dann aber wirklich sehr nah ran an N3 und dürfte eine echte Alternative sein, vor allem für alles was PC und nicht Mobile heißt.

Aber es wird wohl auch für N3 solche kleinen Tippel-Schritte geben.

Dann wird der Abstand wieder ein bisschen größer.