News Intel-AMD-CPU-Gerüchte: Nova-Lake-Tape-out erfolgt, Zen 6 angeblich bei Partnern

[stefan92x]

Spiele hängen an den Latenzen vom DRAM: https://chipsandcheese.com/p/intels-lion-cove-p-core-and-gaming

Es gibt ja nicht nur Spiele. Zen 6 kriegt 50% mehr Kerne, die müssen generell mit genug Daten versorgt werden, da macht mehr Bandbreite eben schon Sinn.

 

[Mongoo]

Ich eier noch mit einem 3900 XT und einer 4070 super. CPU undervolted. Grafikkarte undervolted und übertaktet. RAM übertaktet. So wie es ist läuft es bombenstabil. Wenn ich wieder was kaufen sollte dann wahrscheinlich zen6. Ich mache nicht mal den 5000 rein weil ich dann alles wieder anfassen muss und da habe ich keinen Bock drauf. Unterbau von 2019

 

[Land_Kind]

Bleibt noch die Frage, ob der dann noch auf AM5 passt, mit PCIe 6(?)

AMD hat doch mehrmals erwähnt, dass AM5 bis im 2027 unterstützt wird. Also wird auch Zen 6 darauf passen.

 

[Nightspider]

Das es möglich ist, nicht dass es das geben wird. War ja bei Zen3 nicht anders

Es hat nie irgendeine Insiderquelle gesagt, dass dies bei Zen3 möglich wäre in Massenproduktion.

Labor <> Massenproduktion

Du weißt auch nicht ob das bei Zen6 problemlos ist.

Na was glaubst du denn warum die Leaker jetzt bei Zen6 sagen das die Option auf 2 Layer besteht?

Und warum sollte AMD das nicht tun, wenn es bereit ist für die Massenproduktion?

Enthusiasten zahlen sowieso fast jeden Preis.
Der Rest kann ja zur Variante mit einem Layer greifen.

Ergänzung (11. Juli 2025)

Ich denke die Chancen stehen eher schlecht. Der Nutzen von mehr Cache wird ab einer bestimmten Größe immer geringer. Genug ist genug, Cache beschleunigt ja nicht per se, sondern hilft Wartepausen der Rechenwerke zu vermeiden. Mathematisch eine Asymptote an die obere Grenze.

Gut möglich, dass der jetzige Cache des X3D bereits ziemlich üppig dimensiert ist.

Im Gegenteil, der Sprung von Non-X3D auf X3D ist mit jeder Generation größer geworden, weil das Memory Bottleneck immer enger wird.
Die Rechenleistung steigt schneller als die Bandbreite und Latenz und da die Datenmengen immer größer werden müssen auch die Cache Stufen immer größer werden.

Je schneller die Daten abgearbeitet werden, desto schneller müssen neue Daten vorliegen und die Datenmenge schießt damit auch immer weiter nach oben.

In vielen Games ist ein 9800X3D schon 40-50% schneller als ein 5800X3D. Ich habe diesen Sprung gemacht. Nur die Latenzen zum Cache sind fast gar nicht besser geworden, die Cache Menge fast gar nicht (nur L2) und die RAM Latenzen sind auch kaum besser geworden.

Für 50% mehr Rechenleistung musst du also auch massiv mehr Daten hin-und herschieben. Es ist logisch das die L3 Cache Größe da auch mehr und mehr limitiert.

 

[Artanis90]

Zen 6 auf AM5 ist doch ein völliger Fail. Die Plattform ist doch jetzt schon gegenüber Intel 1851 veraltet, wie kann man die nochmal bringen.

 

[Nightspider]

Stimmt so halt nicht, da es den 5700X3D immer noch gibt und der definitiv auch weiter produziert wurde.

Da hast du Recht. Aber sind das Restbestände, die sich nur sehr langsam verkaufen oder wird er wirklich noch produziert? Gibts dazu Quellen?
Und wieso sollte man den 5800X3D eingestellt haben aber den 5700X3D nicht?

Nur dass das Cache-Chiplet mittlerweile die gleiche Größe hat wie das Core-Chiplet, da eben nicht nur der Cache drauf ist, sondern auch die TSVs um das ganze Chiplet darüber mit Strom und Daten zu versorgen. Weniger Belichtungen müsste aber zumindest stimmen.

Auch das stimmt. Aber zumindest dürfte der Cache Chip weiterhin günstig sein dank älterem Node und weniger Belichtungsschritten.

 

[Dasher]

Es gibt ja nicht nur Spiele. Zen 6 kriegt 50% mehr Kerne, die müssen generell mit genug Daten versorgt werden, da macht mehr Bandbreite eben schon Sinn.

Ich bezweifle stark dass der IMC des neuen IO-Dies mehr als 4000 machen wird. Der alte war bei 3200 normal schon längst am Ende. Das resultiert dann in DDR5-8000. Dafür bräuchte es auch noch kein CU-DIMM. Ich mein klar der SI hilft das dennoch aber wirklich relevant wird CU-DIMM erst ab 9000+. Dafür müsste der IMC dann auch 4500+ mitmachen - was ich nicht glaube. Man kann alternativ wieder auf 1:2 gehen zwischen IMC und PHY. Aber selbst der alte IMC würde mit 1:2 dann DDR5-12800 schaffen. Das PHY jedoch nicht. Selbst mit Clockdriver nicht. Ich bin wirklich gespannt wie sie den neuen IO Die gestalten wollen. Machen sie einen Riesen sprung mit dem IF Clock damit sie endlich wieder 1:1 gehen können zwischen IMC und IF? Machen sie mit beidem einen Sprung aber behalten die Asynchronität dort bei? Fragen über Fragen. Ich denke 4000 IF, 4000 IMC und dann 1:1:1 4000 auf PHY damit DDR5-8000 vollsynchron wäre ein Träumchen. Kein Bedarf an CU-DIMM und trotzdem ein Riesen Sprung in Sachen Bandbreite. Bezweifle aber dass sie das machen/schaffen werden.

 

[frazzlerunning]

dass AM5 bis im 2027 unterstützt wird.

AM4 wird auch 2025 noch unterstützt, gab erst vor kurzem noch ne neue CPU für den Sockel.

Die Aussage ist das eine, wie die Unterstützung dann aussieht ist offen. Ich hoffe auf Zen 6 auf AM5, aber ob es auch so kommt?

 

[stefan92x]

Na was glaubst du denn warum die Leaker jetzt bei Zen6 sagen das die Option auf 2 Layer besteht?

Weil die viel labern, wenn der Tag lang ist und auf ihre Klicks kommen wollen? Selbst MLID sagt hierzu ja "könnte vielleicht, aber besser nicht damit rechnen".

Enthusiasten zahlen sowieso fast jeden Preis.

Ja, das heißt es zu dem Thema immer. Und trotzdem gibt es keinen 16-Kerner mit V-Cache auf beiden Chiplets, obwohl Enthusiasten das immer wieder fordern, auch mit genau der Begründung, sie würden dafür zahlen. AMDs Marktforschung hört auf dieses Forengeschrei offensichtlich weniger und sieht das anders, sonst gäbe es ja jetzt schon die entsprechenden Produkte.

Im Gegenteil, der Sprung von Non-X3D auf X3D ist mit jeder Generation größer geworden, weil das Memory Bottleneck immer enger wird.

Stimmt. Andererseits springt dann hier aber der L3 schon von 32 MB auf 48 MB. Und generell gilt ja für den L3 folgendes: Er beschleunigt Anwendungen, wenn die Daten im Cache liegen. Je größer er wird, umso größer die Wahrscheinlichkeit, dass die Daten da drin nicht in absehbarer Zeit gebraucht werden. Fiktives Beispiel, um das Prinzip zu verdeutlichen:

• die ersten 48 MB L3 fangen 40% der Speicherzugriffe ab und beschleunigen diese damit (Standard-CPU Zen 6)
• die nächsten 120 MB können weitere 30% beschleunigen (eine Schicht V-Cache) - wir sind schon bei insgesamt 70% über Cache statt RAM
• die nächsten 120 MB beschleunigen nur noch 5% der Zugriffe - das was wirklich regelmäßig gebraucht wird, liegt in den ersten 100 MB, der restliche Cache bringt kaum noch Mehrwert

Bei so einem Anwendungsszenario würde der erste Layer V-Cache halt ca 20% mehr Leistung liefern, der zweite Layer aber nur noch 3%. Beide würden aber jeweils die gleichen zusätzlichen Kosten bedeuten. Da gibt es wenig Grund für den zweiten Layer.

Die Rechenleistung steigt schneller als die Bandbreite und Latenz und da die Datenmengen immer größer werden müssen auch die Cache Stufen immer größer werden.

Ganz so trivial ist es nicht. Die durchschnittliche Latenz muss gesenkt werden, darum geht es immer (Bandbreite ist insofern Teil der Latenz, als dass ein voll genutztes Interface Wartezeiten verursacht).

Dafür gibt es aber viele Stellschrauben bei AMD:

• bessere RAM-Latenzen
• höhere RAM-Bandbreite (bei bandbreitenlimitierten Anwendungen) - hierfür kommt voraussichtlich CUDIMM, im Server ist MRDIMM (DDR5-12800) bestätigt.
• bessere Latenzen zwischen IOD und CCD
• höhere Bandbreite zwischen IOD und CCD - beide Punkte werden möglicherweise durch anderes Packaging und direkte Brücke zwischen IOD/CCD statt Kommunikation über SerDes durch das Substrat erreicht
• größere Caches, um weniger RAM-Zugriffe zu benötigen - aber nur, solange die Latenzen dabei nicht steigen (das ist klassisch ein Problem, das AMD durch das Stacking sehr gut umgeht)
• schnellere Cache-Zugriffe

Für 50% mehr Rechenleistung musst du also auch massiv mehr Daten hin-und herschieben. Es ist logisch das die L3 Cache Größe da auch mehr und mehr limitiert.

Damit hast du recht. Aber wie oben ausgeführt, ist mehr L3 nicht der einzige Weg um die Zugriffszeiten zu optimieren, und zum anderen ist mehr L3 auch nur bis zu einem gewissen Punkt sinnvoll, irgendwann bringt er kaum noch Mehrwert und lohnt nicht, weiter zu vergrößern. Wo dieser Punkt liegt, kommt stark darauf an, wie die CPU insgesamt aufgebaut ist.

 

[Portal501]

Bin gespannt auf alles was kommt.
Bei meinem 5950x muss erstmal eine Grafikkarte kommen, die den ins Schwitzen kriegt.
Die 6900xt bringt den so auf ~30% ^^
QHD ☝️ , mehr will ich nicht

Glaubst an den Weihnachtsmann. Der alte 5950X limitiert schon mit einer RTX 5080. Vorallem in QHD.

 

[stefan92x]

Dafür bräuchte es auch noch kein CU-DIMM. Ich mein klar der SI hilft das dennoch aber wirklich relevant wird CU-DIMM erst ab 9000+.

Ryzen hatte noch nie langsameren spezifizierten RAM als Epyc und ich kann mir nicht vorstellen, dass das bei Zen 6 beginnt. Und für Epyc Venice ist nunmal MRDIMM DDR5-12800 bereits bekannt, sowie DDR5-8000 für Standard-RAM. DDR5-8000 ist also sicherlich nicht das Ende der Fahnenstange, sondern das absolute Minimum.

Machen sie einen Riesen sprung mit dem IF Clock damit sie endlich wieder 1:1 gehen können zwischen IMC und IF?

Wenn AMD wirklich das Packaging umbaut und den IF statt über das Substrat durch das Package führt, dann halte ich das für möglich.

 

[Portal501]

Freue mich schon, wenn es wirklich 12 Kerne beim 10800X3D werden. Da hatten wir eine richtig gute Gaming-CPU, die auch in Anwendungen ordentlich Power hat. Und bitte auf AM5.

 

[stefan92x]

Aber sind das Restbestände, die sich nur sehr langsam verkaufen oder wird er wirklich noch produziert? Gibts dazu Quellen?
Und wieso sollte man den 5800X3D eingestellt haben aber den 5700X3D nicht?

Bin ich mir ehrlich gesagt gar nicht sicher, ob der noch produziert wird. Wenn ich mir die beiden Modelle anschaue, ist aber für mich zumindest klar, dass die Anforderungen an die Chipgüte für den 5700X3D definitiv geringer sind als beim 5800X3D. Oder anders gesagt, wenn man den 5800X3D produzieren will, muss man noch einen Schwung anderer Modelle produzieren, in denen man die Chips mit geringerer Güte verwursten kann. Wenn man den 5700X3D produzieren will, bleiben wenige Chips übrig, die man als sonstige Modelle verkaufen müsste. AMD ist also viel flexibler, wenn sie den 5700X3D statt des 5800X3D produzieren.

 

[Dasher]

Ryzen hatte noch nie langsameren spezifizierten RAM als Epyc und ich kann mir nicht vorstellen, dass das bei Zen 6 beginnt.

Server CPUs haben aber halt auch einen viel höheren Bandbreitenbedarf als Consumer CPUs. Nur weil man es bisher nicht gemacht hat, heisst es ja nicht das man das so weiterführen muss. Für Gaming sind latenzen einfach fast alles. Ein Setup von 2200 IF zu 2200 IMC und 4400 PHY mit DDR5-8800 hatte ich ja laufen (wenn auch leider nicht langzeitstabil mit Raumtemperaturen über 28°C - Winter ich komme!). Der Gewinn lag nicht in der Bandbreite, sondern in der Latenz gegenüber dem 2133 zu 3200 zu 3200 mit DDR5-6400. Wenn wir dann professionelle Software sehen kann Bandbreite mal mehr bringen. Für die meisten Sachen ist aber ein auf Gaming optimiertes Setup oft genauso schnell wie eines das auf Profi Anwendungen getrimmt ist (im Heim PC). Wie gesagt, abgesehen von ein paar sehr stark Bandbreitenabhängigen Softwares wo man dann ohne Probleme eigene RAM Profile laden könnte die nur auf Bandbreite gehen.

Ich sehe ehrlich gesagt nicht unbedingt die Notwendigkeit - mit fokus auf das Wort Notwendigkeit - von CU-DIMM im Consumer Bereich. Vor allem nicht für Gamer was ja gerade die Zielgruppe von solchen speziellen OC Modulen oft sind. Im Bereich von Profi Software gibt es ab einer gewissen Ernsthaftigkeit sowieso die Frage warum man nicht gleich den Threadripper nimmt. Also wenn Geld daran hängt, lohnt sich so eine Anschaffung sowieso sehr schnell. Wenn nicht dann tun es auch 2% weniger Performance auf einem Gaming optimierten System. Und um sowas wie DDR5-12000 vernünftig zu betreiben brauchst du dann IF 3000 IMC 3000 PHY 6000 (womit du beim IMC keinen Meter weiterkommst als Zen5) oder aber IF 3000 IMC 6000 PHY 6000. Was dann einen IMC von 6000 bedeutet. Und das glaube ich genauso wenig. je größer der Sprung beim IF wird umso weniger relevant wird CU-DIMM lustigerweise. Außer sie schaffen 4500+ beim IF. Dann wird auch CU-DIMM wieder mal relevant. Am Schluss muss alles zusammenpassen bei den Synchronitäten und Verhältnissen. Sonst kannst die Speicherbandbreite auch gleich wieder wegwerfen.

Na mal schauen was AMD so machen wird. Wir werden es sicher bald erfahren.

 

[stefan92x]

Server CPUs haben aber halt auch einen viel höheren Bandbreitenbedarf als Consumer CPUs.

Deshalb wechselt AMD ja auch von Sockel SP5 auf SP7 und damit von 12 auf 16 Speicherkanäle.

Nur weil man es bisher nicht gemacht hat, heisst es ja nicht das man das so weiterführen muss

Das stimmt. Aber ich sehe halt auch keinen Grund, es nicht zu tun, wenn es eh definitiv einen neuen IOD geben wird. Da dürfte dann grundsätzlich der gleiche IMC drin landen wie im Server-IOD (nur mit weniger Kanälen).

Ich sehe ehrlich gesagt nicht unbedingt die Notwendigkeit - mit fokus auf das Wort Notwendigkeit - von CU-DIMM im Consumer Bereich.

Sehe ich ähnlich. Da reden wir schon über die Optimierung von Systemen, die langsam den Consumer-Bereich Richtung Workstation verlassen.

Am Schluss muss alles zusammenpassen bei den Synchronitäten und Verhältnissen. Sonst kannst die Speicherbandbreite auch gleich wieder wegwerfen.

Oh ja, das ist eine Wissenschaft für sich und ich bin sehr gespannt, wie sich das bei Zen 6 alles darstellen wird.

Na mal schauen was AMD so machen wird. Wir werden es sicher bald erfahren.

So bald leider nicht, da müssen wir noch bis nächstes Jahr warten.

 

[Dasher]

So bald leider nicht, da müssen wir noch bis nächstes Jahr warten.

Dann werde ich wohl alt. Für mich ist das bald

 

[latiose88]

@stefan92x Beitrag 49
Ich habe gehört wenn die Anwendung von RAM nicht mehr wirklich profitiert das man das auf den Cache der CPU auch schließen lassen kann .
Wenn es also bei RAM wenig Sprünge gibt ,dann ist die Anwendung zumindest nicht Speicherlimitiert. Wenn die Anwendung neben den Speicher auch von den extra l3 nicht profitiert dann ist die Anwendung auch nicht Latenz kritisch sofern man das so nennen kann . Dann passt alles in den L1 und l2 Cache und l3 hat nur wenig Gewicht mehr . Wo bei meiner Anwendung den l3 cache halbiert worden war ,sank dadurch auch die Leistung . Klar zwischen 32 und 64 MB l3 Cache ist ne Menge dazwischen . Das war bei einem 8 Kerner der Fall gewesen . Wie es dann bei zukünftigen CPUs so sein wird . Ich denke mal so wenig l3 Cache wird es nie mehr geben bei zukünftigen CPUs ,das ist sicher .

PS stimmt das mit wenn RAM nicht auch bei Cache ebenso drauf zuzuführen ist ?

 

[Fighter1993]

Zen 6 auf AM5 ist doch ein völliger Fail. Die Plattform ist doch jetzt schon gegenüber Intel 1851 veraltet, wie kann man die nochmal bringen.

In wie fern?
Komisch das AMD Immernoch mehr Leistung aus der „veralteten“ Platform holt…

 

[Nightspider]

Weil die viel labern, wenn der Tag lang ist und auf ihre Klicks kommen wollen? Selbst MLID sagt hierzu ja "könnte vielleicht, aber besser nicht damit rechnen".

Wir diskutieren hier gerade über Leaks. Wenn wir je nach Meinung plötzlich manche Aussagen abtun als Clickbait dann brauchen wir auch gar nicht mehr diskutieren.
MLID hatte in letzter Zeit Rechts mit AMD Leaks, er hat offensichtlich Quellen bei AMD.

Ja, das heißt es zu dem Thema immer. Und trotzdem gibt es keinen 16-Kerner mit V-Cache auf beiden Chiplets, obwohl Enthusiasten das immer wieder fordern, auch mit genau der Begründung, sie würden dafür zahlen.

Ja und nein. Es gibt ganz wenige Gamer die 2*8 Kerne mit jeweils V-Cache wollen, selbst unter den Enthusiasten Gamern. Weil es Games einfach nicht schneller macht. Die Latenz zwischen den CCDs ist einfach zu hoch. Das wird sich aber auch bei Zen 6 ändern.

Zudem war der 9800X3D die erste AMD highend CPU überhaupt die jemals ausverkauft war. AMD konnte gar nicht so schnell liefern am Anfang wie die Nachfrage war.

Fiktives Beispiel, um das Prinzip zu verdeutlichen:

• die ersten 48 MB L3 fangen 40% der Speicherzugriffe ab und beschleunigen diese damit (Standard-CPU Zen 6)
• die nächsten 120 MB können weitere 30% beschleunigen (eine Schicht V-Cache) - wir sind schon bei insgesamt 70% über Cache statt RAM
• die nächsten 120 MB beschleunigen nur noch 5% der Zugriffe - das was wirklich regelmäßig gebraucht wird, liegt in den ersten 100 MB, der restliche Cache bringt kaum noch Mehrwert

Bei so einem Anwendungsszenario würde der erste Layer V-Cache halt ca 20% mehr Leistung liefern, der zweite Layer aber nur noch 3%.

Ich verstehe was du meinst aber das Beispiel ist halt für die Tonne weil es real so nicht abläuft.

Die ersten 48MB bringen dir nicht 40% Hitrate sondern sorgen dafür, dass das Stück Silizium überhaupt funktioniert. Sonst würdest du die CPU auf Pentium 4 Leistung runterbomben. Selbst der hatte schon L3 Cache (4-8 MB). Und RAM hat bei AMD aktuell rund 6-8 mal so hohe Latenzen wie der L3.

L3 mal realistisch betrachtet:

Wenn eine Verdreifachung des L3 bisher 30-40% bringt, dann bringt eine weitere Verzweieinhalbfachung (2,5x) tendenziell etwas eher Richtung 10%.
Falls Zen6 noch abhängiger von L3 wird, wovon auszugehen ist, könnte man mutmaßen das ein V-Cache Layer 35-45% bringen könnte und der zweite V-Cache Layer 10-15%.

Bei Zen7 EPYC soll sogar jeder CPU Chiplet V-Cache bekommen - immer. Es gibt keine CPU Chiplets mehr ohne V-Cache Layer. Dort sollen es angeblich 7 MB L3 pro Kern werden, was 75% mehr L3 wäre als bei aktuellen AMD EPYC CPUs mit 4 MB pro Kern.

Es gibt Graphen, die die Hitrate der Cache Größe nach aufzeigen und die verlaufen immer in einer Kurve. Und mit steigenden Datenmengen und Berechnungen, steigt auch die Hitrate wieder von größeren Cache Größen.

Dafür gibt es aber viele Stellschrauben bei AMD:

• bessere RAM-Latenzen
• höhere RAM-Bandbreite (bei bandbreitenlimitierten Anwendungen) - hierfür kommt voraussichtlich CUDIMM, im Server ist MRDIMM (DDR5-12800) bestätigt.

Ja aber selbst wenn man die RAM Latenzen auf Intel Niveau senkt wäre L3 Cache noch um den Faktor 5 schneller. RAM Bandbreite bringt nur in einigen Anwendungen Vorteile. Oft merkt man aber gar nichts davon.

 

[Syrato]

Bis auf den Kaufpreis, freue ich mich die Produkte zu sehen!

Nice, nur noch nen halbes Jahr nach den Releases abwarten bis beide Parteien merken das sich CPUs mit 50% Aufschlägen bei 0-10% Mehrleistung gegenüber den Vorgängern nicht gut verkaufen.

Also x3D verkauft sich wid geschnitten Brot.