News Intel-AMD-CPU-Gerüchte: Nova-Lake-Tape-out erfolgt, Zen 6 angeblich bei Partnern

[bensen]

Na was glaubst du denn warum die Leaker jetzt bei Zen6 sagen das die Option auf 2 Layer besteht?

Sag du es mir. Du weißt es ja zu 100%. Auf wessen Basis behaupten dass die Leaker nun?

Ergänzung (11. Juli 2025)

MLID hatte in letzter Zeit Rechts mit AMD Leaks, er hat offensichtlich Quellen bei AMD.

Und er schreibt es sei nicht sicher, dass es kommt. Also was nun?

 

[Nightspider]

Und er schreibt es sei nicht sicher, dass es kommt. Also was nun?

Er zitiert wörtlich seine AMD Quelle: "Zen6 kann mehrere Lagen V-Cache stapeln - eine CPU mit 2 Lagen Cache ist mit Zen 6 möglich - aber wir wissen nicht ob AMD entscheiden wird diese an Consumer zu verkaufen"

Ist doch nicht so schwer zu verstehen !?

Wenn AMD so eine CPU an Enthusiasten für 100-150 Euro Aufpreis verkaufen würde, würden sie die Gewinnmarge weiter steigern und einen zweiten Layer einzubauen ist ein geringerer Aufwand als von 0 auf 1 Layer zu gehen.

 

[bensen]

Nein, ich verstehe das. Du machst daraus, es sei vollkommen sicher dass auch Ryzen Modelle mit 2 Lagen kommen.

 

[Nightspider]

Du machst daraus, es sei vollkommen sicher dass auch Ryzen Modelle mit 2 Lagen kommen.

Wenn du meinst.

• Fortschritte beim Stacking neuer Nodes - CHECK ✅
• deutlich mehr Kapazitäten fürs Stacking vorhanden - CHECK ✅
• schätzungsweise 10% mehr Leistung möglich - CHECK ✅
• potentielle Käufer vorhanden - CHECK ✅
• AMD steigert Profit - CHECK ✅

Es wird sowieso kommen früher oder später weil Cache kaum noch schrumpft mit neuen Nodes und immer mehr davon benötigt wird. Den L3 Cache will man ja komplett aus dem CCD herausholen. Bei Zen7 angeblich schon bei den Server Chiplets.

Bei HBM gehts von 8 auf 12 und später auf 16 Layer. Das ist zwar viel einfacher als bei Cache aber auch bei Cache werden es wohl nach und nach mehr Layer werden über die Generationen.
Jede seriöse Prognose aus der Chipindustrie sagt das in Zukunft immer mehr Layer hinzukommen werden. (Jetzt nicht nur auf Cache Layer bezogen)

Selbst die Logik soll sich auf mehrere Lagen aufsplitten.

 

[MalWiederIch]

Bin gespannt auf alles was kommt.
Bei meinem 5950x muss erstmal eine Grafikkarte kommen, die den ins Schwitzen kriegt.
Die 6900xt bringt den so auf ~30% ^^
QHD ☝️ , mehr will ich nicht

Die Auslastung sagt selbstverständlich überhaupt nichts über den Mehrwert einer mittlerweile deutlich stärkeren CPU aus - da hast du was falsch verstanden …

 

[Nightspider]

Bin gespannt auf alles was kommt.
Bei meinem 5950x muss erstmal eine Grafikkarte kommen, die den ins Schwitzen kriegt.
Die 6900xt bringt den so auf ~30% ^^
QHD ☝️ , mehr will ich nicht

Wenn die Spiele nichts mit deinen 16 Kernen anfangen können, dann würde auch eine Grafikkarte die 1000 mal schneller ist keinen Unterschied machen.

Wenn ein Spiel nur 4-6 Kerne anspricht sind deine restlichen Kerne halt nutzlos.

Aber deine langsamen Zen 3 Kerne bremsen dich auch jetzt schon in vielen Spielen - so viel ist sicher.

 

[stefan92x]

Falls Zen6 noch abhängiger von L3 wird, wovon auszugehen ist, könnte man mutmaßen das ein V-Cache Layer 35-45% bringen könnte und der zweite V-Cache Layer 10-15%.

Gut, das ist eine etwas positivere Annahme als meine, aber mein Punkt bleibt ja dieser: Der zweite Layer bringt weniger als der erste, kostet aber das gleiche. Und da widersprechen wir beide uns ja gar nicht

Allerdings halte ich es für fraglich, ob Zen 6 wirklich noch abhängiger vom (zusätzlichen zumindest) L3 wird. Denn der normale L3 wächst ja vermutlich auch schon bei Zen 6...

Bei Zen7 EPYC soll sogar jeder CPU Chiplet V-Cache bekommen - immer.

... aber wohl eben nicht bei Zen 7. Wenn sich die Gerüchte so bestätigen werden, dann ist dann einfach der Punkt erreicht, an dem Advanced Packaging immer günstiger ist als mehr Fläche im modernsten Node für Cache zu verbrauchen.

Es gibt Graphen, die die Hitrate der Cache Größe nach aufzeigen und die verlaufen immer in einer Kurve. Und mit steigenden Datenmengen und Berechnungen, steigt auch die Hitrate wieder von größeren Cache Größen.

Absolut, Cache-Hitrates sind enorm abhängig sowohl vom Systemaufbau als auch von der jeweiligen Anwendung. Genau deshalb gibt es ja auch CPUs mit unterschiedlich großen Caches bei AMD, kann jeder für seine Anwendung das passende Modell raussuchen.

Ja aber selbst wenn man die RAM Latenzen auf Intel Niveau senkt wäre L3 Cache noch um den Faktor 5 schneller

Was bedeuten würde, dass der gleiche L3 weniger Geschwindigkeitsgewinn bedeutet als wenn der Faktor 8 wäre.

Ich glaube technisch sind wir eigentlich gar nicht wirklich unterschiedlicher Meinung, ich stell halt immer nur die Frage: Lohnt es sich, das zu bezahlen?

Ergänzung (11. Juli 2025)

• potentielle Käufer vorhanden - CHECK ✅
• AMD steigert Profit - CHECK ✅

Eben genau das ist die Frage - ist der Mehrwert von 2 Ebenen V-Cache so groß, das Leute dass zu einem Preis kaufen wollen, der AMD mehr Profit bringt? Du setzt da einfach einen Haken dran, ich bezweifele eben das.

 

[Nightspider]

Eben genau das ist die Frage - ist der Mehrwert von 2 Ebenen V-Cache so groß, das Leute dass zu einem Preis kaufen wollen, der AMD mehr Profit bringt? Du setzt da einfach einen Haken dran, ich bezweifele eben das.

Also bei eBay ging der 9800X3D sogar für 700 Euro weg und es gab schnell verdammt viele 9800X3D CPUs in jedem HardwareForum als die 550 Euro gekostet hat.

Kann mir keiner erzählen das es nicht noch einen Markt für eine ~~10% schnellere CPU im 650-750 Euro Segment gibt.

Der zweite Layer bringt weniger als der erste, kostet aber das gleiche.

Beim Packaging könnten aber einige Schritte ausgelassen werden, wo das CCD schon für den 1. Layer aufgeklebt, abgeschliffen, gereinigt, beschichtet, belichtet, geätzt und bedampft wird als Vorbereitung zur Aufnahme des V-Cache Chiplets.

Wobei ein paar Dinge davon auch zwischen dem 1. und 2. Layer getan werden müssen.

Aber auch bei Logistik und Transport entfallen ein paar kleine Kostenpunkte weil die Chips schon von einer Fab in die andere Fab transportiert wurden und auch beim Testing entfallen sicherlich paar Zwischenschritte.

Gibt bei sowas ja immer Skalierungseffekte.

Bei HBM sinds halt 8-12 Lagen im Moment. Glaube auch nicht das der 12. Layer so viel Kosten verursacht wie wenn man nur einen einzelnen Layer aufbringt. Aber mit präzisen Daten kann ich da nicht dienen.

 

[BAR86]

Mein Kopf wandelt Wccftech immer in WTFtech um. Hm.

Ja was denkst du lese ich immer bein MIFCOM...

Die X3D Modelle können noch eine Zeit lang warten. Habe erst vorgestern den 9800 X3D gekauft.

Das Gute ist wenn ein neues, schnelleres Produkt rauskommt, macht es dein Bestehendes tatsächlich nicht langsamer

 

[stefan92x]

Kann mir keiner erzählen das es nicht noch einen Markt für eine ~~10% schnellere CPU im 650-750 Euro Segment gibt.

Uns bleibt nur abzuwarten

Aber hey, selbst wenn du recht hast, heißt das noch lange nicht, dass AMDs Marketing das auch rafft, du könntest durchaus richtig vermuten, und trotzdem kommt das Produkt nicht

 

[Nightspider]

Allerdings halte ich es für fraglich, ob Zen 6 wirklich noch abhängiger vom (zusätzlichen zumindest) L3 wird. Denn der normale L3 wächst ja vermutlich auch schon bei Zen 6...

Das ist ein guter Punkt. Der L3 soll ja im CCD von 32 auf 48MB wachsen, allerdings bleibt der L3 pro Kern gleich.

Auf der anderen Seite wird aber auch von extrem hohen Taktraten bei 8-13% mehr IPC gesprochen, was in einer höheren Leistung pro Kern von 20-30% resultieren könnte. Das verschärft das Memory Bottleneck wieder ein Stück weit.

Kann sein das einfachere Spiele, die nur auf 6-8 Kernen laufen und damit effektiv mehr L3 pro Kern zur Verfügung haben schneller laufen aber das man bei Spielen die 12 Kerne nutzen dann wieder im gleichen Bottleneck ist wie bei 8 Kernen mit 32MB.

Da bin ich mir aber auch unsicher welches Ergebnis die ganzen Faktoren am Ende produzieren werden.

Vielleicht wirds wie beim Athlon 64 X2/X4 auch nur eine Ryzen Black Edition mit 2 Lagen geben für 999.

Aber hey, selbst wenn du recht hast, heißt das noch lange nicht, dass AMDs Marketing das auch rafft, du könntest durchaus richtig vermuten, und trotzdem kommt das Produkt nicht

Natürlich. Alles ist möglich. ^^

 

[foofoobar]

Ja aber selbst wenn man die RAM Latenzen auf Intel Niveau senkt .....

Chips & Cheese sieht das anders:

Final Words​

Compared to Zen 4, Lion Cove suffers harder with backend memory latency, but far less from frontend latency. Part of this can be explained by Zen 4’s stronger data-side memory subsystem. The AMD Ryzen 9 7950X3D I previously tested on has 96 MB of L3 cache on the first die, and has lower L3 latency than Lion Cove in Intel’s Arrow Lake platform. Beyond L3, AMD achieves better load-to-use latency even with slower DDR5-5600 36-36-36-89 memory. Intel’s interconnect became more complex when they shifted to a chiplet setup, and there’s clearly some work to be done.

https://chipsandcheese.com/p/intels-lion-cove-p-core-and-gaming

 

[Taxxor]

Edit: Frage mich gerade, ob mir fürs Zocksystem der Sprung vom 8 auf 12 Kerner dann ausreicht, oder lieber gleich 24? Soll ja wieder ca. 8-x Jahre halten.

Wenn sich am generellen Aufbau nicht erheblich was ändert, werden ja dann 12 Kerne die 1CCD Lösung sein und 24 Kerne eben 2 CCDs haben. Und was fürs Gaming besser ist, wissen wir ja.

 

[Nightspider]

Chips & Cheese sieht das anders:

Bezog mich da eher auf 13900K und 14900K wo man mittels MemOC und absurd hoher Taktraten <55ns erreichen konnte.

Die aktuellen Intel Chiplet CPUs taugen ja eh nichts.

 

[Blackvoodoo]

Das Gute ist wenn ein neues, schnelleres Produkt rauskommt, macht es dein Bestehendes tatsächlich nicht langsamer

Das ist mir schon klar. Aber der Hardware Enthusiast in mir ist dann aber nicht zufrieden.

 

[tdbr]

Kein Bedarf an Kernen. Mehr I/O (PCIe Lanes) bitte..

 

[Yosup]

Es ist logisch das die L3 Cache Größe da auch mehr und mehr limitiert.

Natürlich ist das logisch. Die Frage ist nur, ob das "Mehr" bereits so gross ist, dass sich in AMDs Einschätzung die höheren Fertigungskosten lohnen. Wir können da erstmal nur spekulieren. Welche unserer Einschätzungen sich letztendlich als zutreffend herausstellen wird muss man abwarten.

Nachtrag: Dazu kommt noch der Aspekt, dass AMD sicherlich auch nicht unnötig sein Pulver verschiesst, d.h. wenn intel mit Nova Lake nicht ablieferen sollte, dann wird AMD diese Option vermutlich erstmal in der Hinterhand behalten und den Cache so lassen, wie er ist. Kann man immer noch in einem Refresh nachliefern, falls intel überraschend durchstartet.

 

[Nightspider]

Laut dem neuen Leak von Moores Law is Dead soll Zen 6 definitiv in N2X Ende 2026 kommen und AMD versucht mindestens 7 Ghz zu erreichen.

7 Ghz wären 22% mehr Takt gegenüber dem 9950X Boost Takt.

Zur Erinnerung und besseren Einordnung:

Zen4 taktet 16% schneller als Zen3 beim Boosttakt , das sind max. 4,9 Ghz vs. 5,7 Ghz.
Wenn ich den Basistakt nehme liegen zwischen 5950 und 7950 mit 3,4 vs 4,5 Ghz sogar 32% Taktunterschied dazwischen.
Ich kann auch den Basis Takt von den 8 Kernern vergleichen, dann hat der 7700X 18% mehr Takt als der 5800X. Beim Boost liegen 14% dazwischen.

 

[ETI1120]

Andererseits springt dann hier aber der L3 schon von 32 MB auf 48 MB. Und generell gilt ja für den L3 folgendes: Er beschleunigt Anwendungen, wenn die Daten im Cache liegen. Je größer er wird, umso größer die Wahrscheinlichkeit, dass die Daten da drin nicht in absehbarer Zeit gebraucht werden.

Als Ergänzung, den Cache zu vergrößern bedeutet oft die Latenz des Caches zu erhöhen. Die Größe des Caches und seine Latenz muss sehr fein abgestimmt werden.

Der 3D V-Cache hat die Latenz nur ein kleines bisschen erhöht aber sehr viel mehr Cache bereitgestellt. Die die zweite Schicht des 3D V-Caches wird wiederum die Latenz erhöhen. Die Frage ist nun um wie viel steigen die Cache Hits und kann dies die höhere Latenz kompensieren?

Wenn AMD wirklich das Packaging umbaut und den IF statt über das Substrat durch das Package führt, dann halte ich das für möglich.

Das Infinity Fabric ist ein On-die Bus mit bisher 256 bit Breite (32Byte/Clock). Dieser Bus wird mit ca. 2 GHz getaktet. Bei den APUs ist der Takt eher niedriger um den Stromverbrauch zu begrenzen.

Bei den Chiplet CPUs wird der Infinity Fabric als Infinity Fabric on Package (IFoP) über das Substrat geführt. Dazu verwendet AMD PCIe Serdes, die mit weniger Power arbeiten, denn sie müssen das Signal nicht über das Mainboard treiben sondern nur über das Substrat. Bei Zen 2 erfolgte übertragen das mit 2 pJ/bit. Da der IFOP AFAIU nur 16 Lanes hat, muss die Übertragungsrate entsprechend hochgesetzt werden.

Wenn AMD den Infinity Fabric doppelt so hoch taktet, steigt die Power erheblich an. Es gibt auch die Möglichkeit den Infinty Fabric breiter zu machen.

Wir diskutieren hier gerade über Leaks. Wenn wir je nach Meinung plötzlich manche Aussagen abtun als Clickbait dann brauchen wir auch gar nicht mehr diskutieren.

Bei Leaks ist immer Vorsicht anfgebracht. Bei MLID ist immer große Vorsicht angebracht.

MLID hatte in letzter Zeit Rechts mit AMD Leaks,

MLID hatte Glück mit den Leaks zu Zen 5, die Folie die MLID im September 2023 gezeigt hat war authentisch. Sie ist aber auch anderen zugespielt worden, aber Kepler hielt sie für Fake, weil da nur 10 bis 15 % IPC Steigerung stand.

Das was MLID zu RDNA4 verzapft hat war nicht so toll.

er hat offensichtlich Quellen bei AMD.

Extrem unwahrscheinlich. Aber AMD muss Informationen mit Partnern teilen und je mehr Personen bescheid wissen, desto eher kommt was raus. Folien werden vergessen oder mache leute schauen sich im Flugzeug auf dem Notebook geheime Unterlagen an, ... Oder ein Kunde quatscht zu viel, wie der Leiter des HLRZ.

Und dann tauchen diese Infos im Web auf.

Die Latenz zwischen den CCDs ist einfach zu hoch. Das wird sich aber auch bei Zen 6 ändern.

Die Messungen die zu Strix Halo veröffentlicht wurde zeigen keine Änderung der Latenzen im Vergleich zum 9950X.

Wo sollen die Änderungen auch herkommen, das einzige was entfällt sind die SERDES zwischen den Dies.

Bei Zen7 EPYC soll sogar jeder CPU Chiplet V-Cache bekommen - immer. Es gibt keine CPU Chiplets mehr ohne V-Cache Layer. Dort sollen es angeblich 7 MB L3 pro Kern werden, was 75% mehr L3 wäre als bei aktuellen AMD EPYC CPUs mit 4 MB pro Kern.

Hier ist MLID teilweise zurückgerudert, es soll versionen mit L3 Cache im CPU Die geben und versionen ohne L3 cache im CPU Die. Warten wirs in Ruhe ab.

 

[Nightspider]

Soweit ich weiß war MLID auch der erste der von N2 berichtet hat bei Zen 6 und das war auch richtig.