News Intel Diamond Rapids: 256 Kerne, 16 CPU-Tiles, vier Cache-Dies und zwei I/O-Tiles

[CDLABSRadonP...]

2 Sachen verstehe ich nicht:
1. Warum können alle Kerne auf den LLC zugreifen? Das klingt nicht nach hohem Durchsatz/niedriger Latenz

Das können sie bei allen EPYCs mit Rome-Aufbau auch, nur ist die Latenz im gleichen CCD halt besser als zu den anderen. Beim Intel-Aufbau teilen sich hingegen je vier CCDs ein Cache-DIE. Das Resultat wird sein, dass die Latenzen zum Cache eines anderen CCD halt massiv davon abhängen, ob es am gleichen Cache-DIE hängt oder nicht.

 

[Convert]

AMD geht mit Zen 6 davon weg den I/O-Die durch das Substrat mit den Chiplets zu verdrahten und wechselt auf eine sparsamere, direkte und Nahe Verbindung.
Intel wechselt von direkter und naher EMIB-Verbindung auf ein verdrahten durch das Substrat analog Zen 5 und nennt das Fortschritt.

Versteht das jemand?

Ich dachte ja eigentlich, dass nach EMIB die nächste Stufe EMIB-T kommt.

 

[stefan92x]

Intel wechselt von direkter und naher EMIB-Verbindung auf ein verdrahten durch das Substrat analog Zen 5 und nennt das Fortschritt.

Versteht das jemand?

Ich nicht. Aber dafür verstehe ich jetzt, wo die 800W-Meldung kürzlich herkam...

 

[BAR86]

AMD geht mit Zen 6 davon weg den I/O-Die durch das Substrat mit den Chiplets zu verdrahten und wechselt auf eine sparsamere, direkte und Nahe Verbindung.
Intel wechselt von direkter und naher EMIB-Verbindung auf ein verdrahten durch das Substrat analog Zen 5 und nennt das Fortschritt.

Versteht das jemand?

ich verstehe das leider auch zu wenig, vor allem weil ja jetzt Jahrelang die Werbetrommel für Intel Packaging, EMIB (-T) usw gemacht wurde und diese Lösung als so überlegen dargestellt war.
Laut Artikel ist es aber eine sehr ineffiziente Methode?

Ich dachte ja eigentlich, dass nach EMIB die nächste Stufe EMIB-T kommt.

Jep, da kamen doch noch einige Weiterentwicklungen...
Und was macht man in ein paar Jahren dann mit dem Glas Substrat?

 

[Syrato]

Ja lol, natürlich
Man wird crazy den ganzen Tag sowas zu hören, sry.

Jeder möchte doch 1TB an Cache 🤤

 

[Oldtimer]

Ich bin mal auf den Preis gespannt...

 

[XTR³M³]

welcher hersteller hatte nochmal vor nichtmal soviel jahren über AMD hergezogen, wegen cpus/cores zusammen kleben?

 

[Nagilum99]

Bis die Diamond Rapids richtig ausreichend, überall verfügbar sind hat AMD pro CPU-Tile 256 Kerne. Also wie immer bei Intel, Sturm im Wasserglas?

Schon mal Ryzen AI für Sockel AM5 gesehen?
Zen 6 ist auch noch nirgendwo aufgetaucht. Also mach mal halblang, AMD zaubert aktuell auch nicht.

Ergänzung (25. August 2026)

Der kommende 52 Core Bolide von Intel soll ja die 400+ Watt Grenze spielend knacken können und der hat nur 16 P-Cores und sonst nur kleinere Kerne. Wenn man das Pi-mal-Daumen überschlägt ist man locker im 2.000+ Watt Bereich.

Nein. Andere Fertigung und andere Taktraten, 2k ist abstruser Quatsch.
Selbst 400 Watt sind im Serverbereich mit Luft nur noch mit Aufwand zu kühlen.

 

[danyundsahne]

Wenn man das Pi-mal-Daumen überschlägt ist man locker im 2.000+ Watt Bereich.

Ich musste schmunzeln als ich deinen Nickname und deinen Text dazu gelesen habe
Beides sehr passend für Intel

 

[amapen]

256 Kerne sind schon eine Ansage. 😄
Mich würde bei so einem Monster aber fast mehr die Leistungsaufnahme unter Dauerlast interessieren. Wenn am Ende mehrere hundert Watt für die volle Leistung nötig sind, relativiert sich die beeindruckende Kernzahl doch ziemlich.

 

[eastcoast_pete]

In englischsprachigen Quellen wird immer ein Punkt statt einem Komma geschrieben. Der Cache ist 1,28GB groß.

Ist natürlich schon geklärt worden 😀, aber trotzdem: mit > 1 TB Cache wären diese Xeons noch interessanter😁. Auf geht's, Intel!

 

[FFP2]

Der L3 Cache ist 10x so groß wie die Festplatte meines ersten Computers.

 

[DevPandi]

Versteht das jemand?

Ja, das lässt sich relativ einfach erklären:

AMD arbeitet seit Zen 1 kontinuierlich am Infinity Fabric. Topologisch ist das eine hierarchische Struktur: Ein zentraler Hub/Stern (I/O-Die bzw. Scalable Data Fabric, als paketvermitteltes Network-on-Chip, kein klassischer Bus) bindet die einzelnen Recheninseln (CCDs) an, in denen die Kerne lokal extrem kurze Wege zum L3 haben. AMD hat dieses Protokoll über Generationen hinweg bis zum Erbrechen optimiert. Jetzt sind sie an dem Punkt angelangt, an dem auf reiner Protokoll- und Substrat-Ebene kaum noch Effizienz herauszuholen ist – deshalb geht es mit Zen 6 nun an die physische Optimierung (nähere, direkte 2.5D/3D-Anbindung).

Intel wiederum hat seit Skylake-SP/Skylake-X auf ein flaches 2D-Mesh gesetzt. Bei Sapphire Rapids und Granite Rapids wollten sie dieses Mesh einfach per EMIB über mehrere Dies spannen – quasi zwei Schritte auf einmal mit maximal teurem Advanced Packaging. Das Ergebnis: brutale Komplexität, Yield-Probleme, hohe Kosten und uneinheitliche Latenzpfade bei vielen Tiles.

Mit Diamond Rapids macht Intel jetzt genau den Schritt zurück, den AMD damals bei Zen 2 gemacht hat: Sie lösen das Problem strukturell über zentrale I/O-/Fabric-Dies und binden die Compute-Tiles per Substrat (UCIe-S) an, um ein sauberes, deterministisches Interconnect-Netzwerk aufzubauen. Wenn dieses Fundament steht und die Hausaufgaben beim Protokoll gemacht sind, wird Intel in künftigen Generationen sicherlich auch wieder vermehrt auf EMIB/3D-Verbindungen für weite Strecken setzen.

 

[Calid]

"... beherbergen insgesamt 1.280 GByte LLC (Last Level Cache), also den gesamten L3-Cache."

Ist das Safe, dass das Ding damit über 1TB nur an Cache hat?

so what? hat zen 6 auch. aber 1 jahr vorher. und doppelt so viele threads.

 

[Volker]

ich verstehe das leider auch zu wenig, vor allem weil ja jetzt Jahrelang die Werbetrommel für Intel Packaging, EMIB (-T) usw gemacht wurde und diese Lösung als so überlegen dargestellt war.
Laut Artikel ist es aber eine sehr ineffiziente Methode?

Jep, da kamen doch noch einige Weiterentwicklungen...
Und was macht man in ein paar Jahren dann mit dem Glas Substrat?

Ich denke man mus da unterscheiden. EMIB-T um HBM anzukoppeln scheint zu passen - aber das ist eben was anderes als CPU-Kacheln zu verbinden.

Dass klassisches EMIB allerdings viel zu stromfressend und dadurch ineffizient ist, hat Intel ja selbst vor Jahren schon erklärt. Sapphire Rapids hatte 10 dieser Chips, bei Emerald Rapids sparte man viele davon ein und wurde ohne weitere Änderungen beim gesamten Chip schon 7% effizienter. Es hieß mal hinter vorgehaltener Hand, die Dinger allein verbrauchten bei SPR im Einsatz um die 80 Watt, bei Emerald Rapids waren es nur noch 3 und der Wert ging deutlich nach unten. Bei 350 Watt TDP war das eben ziemlich viel^^

Dadurch das du auch mehrere Hops zu den entfernten Kernen über EMIB einsparen konntest, wurden auch die Stromsparmechanismen viel besser genutzt. So sparte EMR am Ende 90 bis 100 Watt gegenüber SPR in einigen Szenarien ein.

Da lernte Intel, dass viele viele Chips über EMIB anbinden so nicht funktioniert.

 

[wern001]

"... beherbergen insgesamt 1.280 GByte LLC (Last Level Cache), also den gesamten L3-Cache."

also bei mir steht "beherbergen insgesamt 1,28 GByte LLC (Last Level Cache), "
1,2 GByte Cache kling realistischer als 1,2 TByte

 

[Cameron]

Liest sich interessant. Bin auf lauffähige Testmuster gespannt.

 

[Anteru]

@Volker EMID sind doch einfach nur passive Drähte in einem Chiplet das ins Substrat gelegt wird, damit Du mehr Drähte/mm² schaffst als im Substrat selber. Quasi ein Mini-Interposer. Wie soll das 80W Strom verbrauchen, wenn das passiv ist? Hier in Diamond Rapids hast Du effektiv sogar mehr "drunter", während bei SPR die Chiplets nur am Rand via EMIB verbunden wurden, sitzen sie hier ja komplett auf einem Interposer-Die. Die Abstände zwischen den einzelnen Dies sind auch viel größer und da sind vermutlich auch viel mehr Leitungen im Substrat die mehr Strom ziehen am Ende als kurze EMIB Brücken brauchen würden. Das Argument EMIB = Stromverschwendung verstehe ich also nicht.

 

[Volker]

Das stimmt, eigentlich sind sie komplett passiv. Aber Intel hat es nicht hinbekommen, diese dann zwischen Chips so zu nutzen, dass die Chips dann richtig effizient sind, vor allem wenn wie bei Sapphire Rapids der weit entfernte CPU-Tile zwei Hops über EMIB brauchte. Das war dann ein Desaster sowohl beim Strom als auch Latenz. Und so wurde es mit jeder CPU-Gen ab da immer weniger mit EMIB, Ponte Vecchio mit elf EMIB-Chips war ja auch ineffzientes Desaster^^

Zuletzt haben sie EMIB deshalb nur noch in Richtung HBM vermarktet. Wenn ich mal wieder auf einem Event bin und paar Leute treffe, frag ich nochmal genauer. Meist sagen sie ja hinterher gern mal was früher schief lief. Und wenn man es nun komplett rauswirft, muss da wohl noch mehr im Argen gewesen sein.

 

[BAR86]

Ich denke man mus da unterscheiden. EMIB-T um HBM anzukoppeln scheint zu passen - aber das ist eben was anderes als CPU-Kacheln zu verbinden.

Dass klassisches EMIB allerdings viel zu stromfressend und dadurch ineffizient ist, hat Intel ja selbst vor Jahren schon erklärt. Sapphire Rapids hatte 10 dieser Chips, bei Emerald Rapids sparte man viele davon ein und wurde ohne weitere Änderungen beim gesamten Chip schon 7% effizienter. Es hieß mal hinter vorgehaltener Hand, die Dinger allein verbrauchten bei SPR im Einsatz um die 80 Watt, bei Emerald Rapids waren es nur noch 3 und der Wert ging deutlich nach unten. Bei 350 Watt TDP war das eben ziemlich viel^^

Dadurch das du auch mehrere Hops zu den entfernten Kernen über EMIB einsparen konntest, wurden auch die Stromsparmechanismen viel besser genutzt. So sparte EMR am Ende 90 bis 100 Watt gegenüber SPR in einigen Szenarien ein.

Da lernte Intel, dass viele viele Chips über EMIB anbinden so nicht funktioniert.

Danke für die Erklärung.
Ich denke ich muss allgemein noch mehr lesen über was EMIB, CoWoS und die hier in der News beschriebene (mir neue) Technik eigentlich ist.
Ich dachte es sind "einfach" Vorverdrahtungen im Substrat auf die dann due Chips draufgesetzt werden

Ergänzung (25. August 2026)

Das war dann ein Desaster sowohl beim Strom als auch Latenz.

Dann habe ich entweder die Folien falsch in Erinnerung, oder man hat darauf ein bisschen zu sehr das Blaue vom Himmel versprochen: in meiner Erinnerung wollte man mir EMIB doch genau die 2 Dinge eliminieren: Latenz und Verbrauch wie bei IF(AMD)

Zuletzt haben sie EMIB deshalb nur noch in Richtung HBM vermarktet. Wenn ich mal wieder auf einem Event bin und paar Leute treffe, frag ich nochmal genauer. Meist sagen sie ja hinterher gern mal was früher schief lief. Und wenn man es nun komplett rauswirft, muss da wohl noch mehr im Argen gewesen sein.

Wäre natürlich Schade wenn Intel hier diese Strategie komplett in die Hose geht: auch wenn bei uns Verbrauchern vorerst wenig ankommt ist Konkurrenz in der Fertigung und im Packaging fur alle wichtig