Du verwendest einen veralteten Browser. Es ist möglich, dass diese oder andere Websites nicht korrekt angezeigt werden. Du solltest ein Upgrade durchführen oder einen alternativen Browser verwenden.
NewsIntel Diamond Rapids: 256 Kerne, 16 CPU-Tiles, vier Cache-Dies und zwei I/O-Tiles
Das können sie bei allen EPYCs mit Rome-Aufbau auch, nur ist die Latenz im gleichen CCD halt besser als zu den anderen. Beim Intel-Aufbau teilen sich hingegen je vier CCDs ein Cache-DIE. Das Resultat wird sein, dass die Latenzen zum Cache eines anderen CCD halt massiv davon abhängen, ob es am gleichen Cache-DIE hängt oder nicht.
AMD geht mit Zen 6 davon weg den I/O-Die durch das Substrat mit den Chiplets zu verdrahten und wechselt auf eine sparsamere, direkte und Nahe Verbindung.
Intel wechselt von direkter und naher EMIB-Verbindung auf ein verdrahten durch das Substrat analog Zen 5 und nennt das Fortschritt.
Versteht das jemand?
Ich dachte ja eigentlich, dass nach EMIB die nächste Stufe EMIB-T kommt.
AMD geht mit Zen 6 davon weg den I/O-Die durch das Substrat mit den Chiplets zu verdrahten und wechselt auf eine sparsamere, direkte und Nahe Verbindung.
Intel wechselt von direkter und naher EMIB-Verbindung auf ein verdrahten durch das Substrat analog Zen 5 und nennt das Fortschritt.
ich verstehe das leider auch zu wenig, vor allem weil ja jetzt Jahrelang die Werbetrommel für Intel Packaging, EMIB (-T) usw gemacht wurde und diese Lösung als so überlegen dargestellt war.
Laut Artikel ist es aber eine sehr ineffiziente Methode?
Convert schrieb:
Ich dachte ja eigentlich, dass nach EMIB die nächste Stufe EMIB-T kommt.
